【導讀】于做成產(chǎn)品，大規(guī)模生產(chǎn)，迅速占領市場，是EDA發(fā)展的趨勢。但現(xiàn)在CPLD或FPGA價格相對單片機來說。偏高，而且現(xiàn)階段應用并不是很廣泛。1-3周開題報告，資料初步搜集。與指導老師溝通。4-5周方案可行性論證，論文初期撰寫，同時與指導老師溝通。9周論文定稿并上交畢業(yè)論文終稿，及答辯。幾百門到上百萬門，可以滿足不同的需要。因此用FPGA來實現(xiàn)抄表器從根本上解決了單片機的先天性限。經(jīng)廣泛應用于模擬與數(shù)字電路系統(tǒng)等許多領域。誕生于1982年的VHDL語言是IEEE確認的標準硬件描述語言，在電子設計領域受到了廣泛。本課題以Altera公司的FLEXIOK系列產(chǎn)品為載體，在MAX+PLUSII開發(fā)環(huán)境下采用VHDL語言，設。設計采用VHDL的結構描述風格，依據(jù)功能將系統(tǒng)分為四個模塊，控制模塊、體生成采用MAX+PLUSII的圖形輸入法。通過波形仿真、下載芯片的測試，完成了抄表器的功能。

　　

【正文】 100例詳解 — 北京理工大學 ASIC研 究所 [M].北京 :清華大學出版社， [11] Victor , , Bill , Irwin. DIGITAL LOGIC CIRCUITANALYSISamp。DESIGN[M]，北京 :清華大學出版社， [12] John . DIGITPrinciples and Practices[M]，北京 :高等教育出版社， 2021 [13] 孫華錦，基于 VHDL語言的電子設計自動化及其研究 [D]，西安 :西北工業(yè)大學， 2021 [14] 王波 .利用可編程邏輯器件設計 LED顯示屏 [D]，南京 :南京理工大學， 2021 [15] Altera公司， Data Book 2021 [16] 劉明業(yè) .數(shù)字系統(tǒng)自動設計 [M]，北京 :高等教育出版社， 1996 [17] 何立民 .IIC總線應用系統(tǒng)設計 [M]，北京 :北京航空航天大學出版社， 1995 [18] 徐志軍，徐光輝 .CPLD/FPGA的開發(fā)與應用 [M]，北京 :電子工業(yè)出版社， 2021 [19] 吳建國，張建勛 .VHDL綜合系統(tǒng)中若干問題處理方法 [J]，安徽 大學學報， [20] 郭鋒，劉凱 .用 VHDL語言設計數(shù)字系統(tǒng)事例 [J]，微處理機， 24 附錄 各部分以及整體的源程序 VHDL設計 此模塊采用進程 PROCESS設計。 下面是程序清單 : LIBRARY IEEE。 USE 。 USE 。 USE 。 ENTITY KONGZHI3 IS PORT(RESET:IN STD_LOGIC。 SYSSTART: IN STD_LOGIC。 FLAG: IN STD_LOGIC。 BASECLK: IN STD_LOGIC。 STOP: IN STD_LOGIC。 RESETOUT:OUT STD_LOGIC。 STARTCUNCHU:OUT STD_LOGIC)。 END KONGZHI3。 ARCHITECTURE BEHAV OF KONGZHI3 IS SIGNAL KRESETOUT: STD_LOGIC。 SIGNAL KSTARTOUT: STD_LOGIC。 BEGIN Pl:PROCESS (RESET, SYSSTART, FLAG, BASECLK) BEGIN IF (FLAG=‘ 1’ )THEN IF(SYSSTART=‘ 139。)THEN IF(RESET=‘ 139。)THEN IF(BASECLK39。 EVENT AND BASECLK=‘ 1’ ) KSTARTOUT=SYSSTART。 STOP=‘ 1’ 。 ELSIE RESET=‘ O’ THEN KRESETOUT=‘ 139。 END IF。 END IF。 END IF。 END IF。 END PROCESS。 RESETOUT=KRESETOUT。 STARTCUNCHU=KSTARTOUT。 END BEHAV。 VHDL設計 由于計數(shù)模塊的程序比較簡單，是一個帶有進位標志的計數(shù)器，下面是其程序清單 : LIBRARY IEEE。 25 USE . ALL。 USE 。 USE 。 ENTITY COUNTER IS PORT( RESET: IN STD_LOGIC。 CLK: IN STD_LOGIC。 CHECLK: IN STD_LOGIC。 OUTEN: OUT STD_LOGIC。 TKEEP1: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 TKEEP2: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 TKEEP3: OUT STD_LOGIC_VECTOR(3 DOWNTO 0) )。 END COUNTER。 ARCHITECTURE P OF COUNTER IS SIGNAL OUTEN1:STD_LOGIC。 SIGNAL TCOUl:STD_LOGIC_VECTOR(3 DOWNTO 0)。 SIGNAL TCOU2:STD_LOGIC_VECTOR(3 DOWNTO 0)。 SIGNAL TCOU3:STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN P1:PROCESS(RESET,CLK) BEGIN IF RESET=‘ 1’ THEN TCOU1=0000。 TCOU2=0000。TCOU3=0000。OUTENI=‘ 0’ 。 ELSE IF CLK39。EVENT AND CLK=‘ 1’ THEN IF CHECLK=‘ 1’ THEN IF TCOU3=1010 THEN TCOU3=1010。 ELSE IF TCOU1=1001 AND TCOU2=1001 AND TCOU3=1001 THEN TCOU1=0000。TCOU2=0000。TCOU3=1010。OUTEN1= ‘ 1’ 。 ELSIF TCOUl=1010 AND TCOU2=1001 THEN TCOU1=0000。T0002=0000。TCOU3=TCOU3+1 ELSIF TCOU1=1001 THEN TCOU1=0000。TCOU2=TCOU2+1。 ELSE TCOU1=TCOU1+1。 END IF。 END IF。 ELSE TCOU1=0000。 TCOU2= 0000。 TCOU3=0000。 END IF。 END IF。 END IF。 END PROCESS。 P2:PROCESS(RESET,CHECLK) BEGIN 26 IF RESET= ‘ 1’ THEN TKEEP1=0000。TKEEP2=0000。TKEEP3=0000。 ELSE IF CHECLK39。EVENT AND CHECLK= ‘ 1’ THEN OUTEN=OUTEN1。 TKEEPI=TCOU1。 TKEEP2(=TCOU2。 TKEEP3=TCOU3。 END IF。 END IF。 END PROCESS。 END P。 VHDL設計 根據(jù)存儲模塊的流程圖，存儲模塊的具體的 VHDL清單如下 : LIBRARY IEEE。 USE 。 USE 。 USE 。 ENTITY IICCONTROL IS PORT (CLK, START, STOP, WREN, RDEN: IN STD_LOGIC。 IIDATAIN1,IIDATAIN2,IIDATAIN3: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 FLAG: OUT STD_LOGIC。 SDA: OUT STD_LOGIC。 SCL: OUT STD_LOGIC)。 END IICCONTROL: ARCHITECTURE A OF IICCONTROL IS SIGNAL SDAREG: STD_LOGIC。 SIGNAL SCLREG: STD_LOGIC。 SIGNAL CMDREG: STD_LOGIC。 SIGNAL SEL: STD_LOGIC_VECTOR(1 DOWNTO 0)。 SIGNAL IIDATA: STD_LOGIC_VECTOR(3 DOWNTO 0)。 SIGNAL IICDATA: STD_LOGIC_VECTOR(3 DOWNTO 0)。 SIGNAL FINISHED: STD_LOGIC。 SIGNAL REGDATA1,REGDATA2,REGDATA3:STD_LOGIC_VECTOR(3 DOWNTO 0)。 TYPE STATES IS (TO, T1, T1A, T2, T3, T4, T4A, T5, T6)。 SIGNAL STATE: STATES。 BEGIN P1:PROCESS(START,WREN) BEGIN IF START= ‘ 1’ THEN IF WREN= ‘ I’ THEN REGDATA1=IIDATAIN1。 REGDATA2=IIDATAIN2。 REGDATA3=IIDATAIN3。 END IF。 27 END IF。 END PROCESS。 P2:PROCESS (CLK, WREN, REGDATA1, REGDATA2, REGDATA3) BEGIN IF WREN=‘ 1’ THEN SEL=00。 ELSIF RISING_EDGE(CLK) THEN SEL=SEL+01。 CASE SEL IS WHEN 00=IIDATA=REGDATA1。 WHEN O1=IIDATA=REGDATA2。 WHEN 10=IIDATA=REGDATA3。 WHEN OTHERS=IIDATA=Z。 END CASE。 END IF。 END PROCESS。 P3:PROCESS(RDEN) BEGIN IF RDEN=‘ 1’ THEN SDA=CLK。 SCL=‘ 1’ 。 CMDREG=‘ 1’ 。 END IF。 END PROCESS。 P4:PROCESS(CMDREG) VARIABLE BIT: INTEGER :=0。 BEGIN IICDATA=IIDATA。 IF CMDREG=‘ 1’ THEN SDAREG=IICDATA(3)。 STATE=T0。 ELSE SDAREG=‘ 1’ 。 END IF。 SCLREG=CLK。 CASE STATE IS WHEN T0= IF CMDREG= ‘ 1’ THEN SDA=SDAREG。 SCL=‘ 0’ 。 STATE=T1。 ELSE STATE=T0。 END IF。 WHEN T1= SCL=‘ 1’ 。 SDA=SDAREG。 28 STATE=TlA。 WHEN TlA= SCL=‘ 1’ 。 SDA=SDAREG。 STATE=T2。 WHEN T2= IICDATA(3 DOWNTO 0)=IICDATA(2 DOWNTO 0)amp。 ‘ 0’ 。 SDA=SDAREG。 SCL=‘ 0’ 。 IF BIT=3 THEN STATE=T3。 ELSE STATE=T0。 END IF。 WHEN T3= SDA=‘ 0’ 。 STATE=T4。 WHEN T4= SDA=‘ 039。 SCL=‘ 139。 STATE=T4A。 WHEN T4A= SDA=‘ 0’ 。 SCL=‘ 1’ 。 STATE=T5。 WHEN T5= SCL= ‘ 0’ 。 STATE=T6。 WHEN T6= SDA= ‘ 0’ 。 STATE=T0。 END CASE。 BIT=BIT+1。 FINISHED=‘ 1’ 。 END PROCESS。 P5:PROCESS (STOP, CLK, FINISHED) BEGIN IF STOP=‘ 1’ THEN IF FINISHED= ‘ 1’ THEN IF (CLK’ EVENT AND CLK=‘ 1’ )THEN FLAG= ‘ 1’ 。 SCL=‘ 1’ 。 SDA=CLK。 END IF。 END IF。 END IF。 29 END PROCESS。 END A。 VHDL 顯示模塊的 VHDL描述有以下兩個組件。 首先，數(shù)據(jù)的存儲與計算都是采用的二進制，但是要將其輸出至七段數(shù)碼管顯示時，必須提供一個電路模塊專門將二進制數(shù)轉換成七段碼表示，即七段譯碼器的設計。 程序清單如下 : LIBRARY IEEE。 USE 。 USE 。 USE 。 ENTITY BIN2LED IS PORT(BIN: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 LED: OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 END BIN2LED。 ARCHITECTURE ARCH OF BIN2LED IS BEGIN WITH BIN SELECT LED=0110000 WHEN 0001， 1 1101101 WHEN 0010， 2 1111001 WHEN 0011， 3 0110011 WHEN 0100， 4 1011011 WHEN 0101， 5 1011111 WHEN 0110， 6 1110000 WHEN 0111， 7 1111111 WHEN 1000， 8 1111011 WHEN 1001， 9 1111110 WHEN 0000， 0 0110001 WHEN OTHERS。1 END ARCH。 其次此模塊還應包括七段顯示器掃描輸出電路模塊，為了節(jié)省 3個顯示器顯示所需的電流消耗，利用視覺暫留原理讓七段顯示器輪流顯示。三組輸出數(shù)字 DATAOUTI,DATAOUT2, DATAOUT3由選擇線 SEL控制，輪流輸出至 DIGITOUT。程序代碼為 : LIBRARY IEEE。