基于vhdl語(yǔ)言設(shè)計(jì)數(shù)據(jù)采集器-資料下載頁(yè)
2025-06-27 19:09本頁(yè)面
【正文】 if (ab) then f=a。 end if。 end if。 end process。 end two。二選一模塊：Library ieee；Use 。Entity select1 isPort(a,b:in std_logic_vector(2 downto 0)。 s:in std_logic。q:out std_logic_vector(2 downto 0))。End select1。 Architecture s_arc of select1 isBegin process(s,a,b)Begin if s=’0’then q=a。 else q=b。end if；End process。End s_arc。輸出模塊：Library ieee。Use 。Use 。Entity deal is Port(d:in std_logic_vector(7 downto 0)。 clock,k1:in std_logic。 Fun:in std_logic_vector(1 downto 0)。Sel:out std_logic_vector(2 downto 0)。 Q:out std_logic_vector(7 downto 0)。 Alm:out std_logic)。End deal。Architecture a_arc of deal isBegin Process(clock)Variable x:std_logic。Variable t:std_logic_vector(2 downto 0)。BeginIf clk’event and clk=’1’then If k1=’0’then 循環(huán)檢測(cè)模式 If x=’0’then Sel=t。 選擇通道Cnt:=t+1。x:=’1’。 Else If d”10000000”then 常數(shù)決定電壓超過(guò)幾伏時(shí)報(bào)警alm=‘1’。Else alm=’0’。 X:=’0’。 end if。End if。 Else if fun=”00” then Q=d。elseif fun=”01 then q=’0’amp?！?’amp。d(7 downto 2)。else q=’0’amp。d(7 downto 1)。End if。 End if。 End if。End if。 End process。End a_a
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