【正文】 ，而這些數(shù)據(jù)類型、常量及子程序?qū)ζ渌麑?shí)體是不可見的。為了能夠在其他設(shè)計(jì)實(shí)體中使用這些資源，VHDL 提供了程序包作為載體。在程序包中，用戶可以定義一些公用的子程序、常量和自定義的數(shù)據(jù)類型。各種 VHDL 編譯系統(tǒng)都包含了多個(gè)標(biāo)準(zhǔn)程序包，如 STD_LOGIC1164 和STANDARD 程序包。用戶可以打開編譯系統(tǒng)安裝目錄下的庫文件夾內(nèi)的各個(gè)程序包文件，查看各個(gè)程序包的內(nèi)容。用戶也可以自定義程序包。（4） 配置一個(gè)設(shè)計(jì)中，實(shí)體可以對應(yīng)多個(gè)結(jié)構(gòu)體，既有多種實(shí)現(xiàn)方式。那么在具體硬件實(shí)現(xiàn)時(shí)，要采用哪種方式就需要配置來實(shí)現(xiàn)。配置就是從與某個(gè)實(shí)體對應(yīng)的多個(gè)結(jié)構(gòu)體中選定一個(gè)作為具體實(shí)現(xiàn)。 數(shù)字頻帶系統(tǒng)的建模與設(shè)計(jì)第 24 頁，共 54 頁4 基于 VHDL 語言的數(shù)字頻帶系統(tǒng)的建模與設(shè)計(jì) 引言 用 VHDL 語言建模，編寫程序?qū)崿F(xiàn) 2ASK、2FSK、2CPSK、2DPSK 的調(diào)制與解調(diào)，在Quartus Ⅱ上實(shí)現(xiàn) 2ASK、2FSK、2CPSK、2DPSK 的調(diào)制與解調(diào)的邏輯圖設(shè)計(jì)，實(shí)現(xiàn)調(diào)制與解調(diào)的波形仿真。 基于 VHDL 語言實(shí)現(xiàn) 2ASK 的調(diào)制與解 2ASK 調(diào)制的實(shí)現(xiàn)1. 2ASK 調(diào)制建模方思想：（1）采用數(shù)字載波信號 數(shù)字載波信號產(chǎn)生的方法可以外部輸入，也可以通過高頻時(shí)鐘信號分頻得到。（2）采用鍵控法進(jìn)行調(diào)制第 25 頁，共 54 頁數(shù)字基帶信號作為鍵控信號控制與門來完成 2ASK 調(diào)制。（3）數(shù)字載波調(diào)制的 2ASK 信號可經(jīng)過外接濾波器轉(zhuǎn)換成模擬信號形式的信號輸出因?yàn)椴捎脭?shù)字載波調(diào)制的 2ASK 信號是數(shù)字信號，含有豐富的高頻分量，所以經(jīng)過一個(gè)帶通濾波器或者一個(gè)低通濾波器后，將減少高頻成分，輸出信號接近模擬載波調(diào)制2ASK 調(diào)制的建模方框圖如圖 41 所示FPGA圖 41 2ASK 調(diào)制建模方框圖2ASK 調(diào)制電路圖如圖 42 所示圖 42（a） 2ASK 調(diào)制電路的 VHDL 建模電路clk 分頻器start基帶信號與門 已調(diào)信號載波 f數(shù)字頻帶系統(tǒng)的建模與設(shè)計(jì)第 26 頁，共 54 頁圖 42(b) 2ASK 調(diào)制的邏輯電路圖2. 2ASK 調(diào)制的 VHDL 程序library ieee。use 。use 。use 。entity askt isport(clk :in std_logic。系統(tǒng)時(shí)鐘 start :in std_logic。開始調(diào)制信號 x :in std_logic。基帶信號 y :out std_logic)。調(diào)制信號end askt。architecture behav of askt issignal q:integer range 0 to 3。分頻計(jì)數(shù)器signal f:std_logic。載波信號beginprocess(clk)beginif clk39。event and clk=’1’ then第 27 頁，共 54 頁 if start=39。039。 then q=0。 elsif q=1 then f=39。139。q=q+1。改變 q 后面數(shù)字的大小就可以改變 elsif q=3 then f=39。039。q=0。 else f=39。039。q=q+1。 end if。end if。end process。y=x and f。end behav。 2ASK 解調(diào)的實(shí)現(xiàn) 1. 2ASK 解調(diào)建模的思想（1）首先考慮輸入信號 根據(jù) 2ASK 信號相干解調(diào)原理，解調(diào)器的輸入應(yīng)該包括收端的本地載波、2ASK 信號，但考慮到本書采用的目標(biāo)器件為 CPLD/FPGA 器件，因而解調(diào)器也應(yīng)采用數(shù)字載波。得到數(shù)字載波的一種方法是：從 2ASK 信號中應(yīng)用模擬濾波或者模擬鎖相環(huán)提取模擬載波。（2）解調(diào)器的建模設(shè)計(jì)解調(diào)器包括分頻器、計(jì)數(shù)器、寄存器和判決器等。分頻器的功能是對時(shí)鐘信號進(jìn)行分頻得到與發(fā)端數(shù)字載波相同的數(shù)字載波信號；寄存器的功能是在時(shí)鐘的上升沿到來時(shí)把數(shù)字 2ASK 信號存入寄存器 XX 中；計(jì)數(shù)器的功能是利用分頻器輸出的載波信號作為計(jì)數(shù)器的時(shí)鐘信號，在上升沿到來時(shí)，對寄存器中的 2ASK 信號進(jìn)行計(jì)數(shù)，當(dāng)計(jì)數(shù)值 m3 時(shí)，輸出為“ 1”，否者輸出為“0” ；判決器的功能是：以數(shù)字載波為判決時(shí)鐘，對計(jì)數(shù)器的輸出信號進(jìn)行抽樣判決，并輸出解調(diào)后的基帶信號。2ASK 解調(diào)的框圖如圖 43 所示，采用外部時(shí)鐘輸入，控制分頻器，得到數(shù)字載波，并假設(shè)時(shí)鐘信號與發(fā)端時(shí)鐘同步且 2ASK 為數(shù)字信號。FPGAclk 分頻器 qstartASK信號判決 基帶信號計(jì)數(shù)器 m數(shù)字頻帶系統(tǒng)的建模與設(shè)計(jì)第 28 頁，共 54 頁圖 43 2ASK 解調(diào)方框圖注：① 當(dāng) q=11 時(shí)，對計(jì)數(shù)器 m 清零；② 當(dāng) q=10 時(shí)，根據(jù)計(jì)數(shù)器 m 的數(shù)值，進(jìn)行判決。 2ASK 解調(diào)電路如圖 44 所示圖 44(a) 2ASK 解調(diào)電路的 VHDL 建模電路寄存器 XX第 29 頁，共 54 頁圖 44（b）2ASK 解調(diào)邏輯電路圖2. 2ASK 解調(diào)的程序library ieee。use 。use 。use 。entity askj isport(clk :in std_logic。系統(tǒng)時(shí)鐘 start :in std_logic。同步信號 x :in std_logic。調(diào)制信號 y :out std_logic)?；鶐盘杄nd askj。architecture behav of askj issignal q:integer range 0 to 11。分頻計(jì)數(shù)器數(shù)字頻帶系統(tǒng)的建模與設(shè)計(jì)第 30 頁，共 54 頁signal xx:std_logic。寄存 x 信號signal m:integer range 0 to 5。beginprocess(clk)beginif clk39。event and clk=39。139。 then xx=xclk 上升沿把 x 信號賦給中間信號 xx if start=39。039。 then q=0。if 語句完成 q 的循環(huán)計(jì)數(shù) elsif q=11 then q=0。 else q=q+1。 end if。end if。end process。process(xx,q)beginif q=11 then m=0。m 計(jì)數(shù)器清零elsif q=10 then if m=3 then y=39。039。if 語句通過對 m 大小來判決 yelse y=39。139。end if。elsif xx39。event and xx39。139。then m=m+1；計(jì) xx 信號的脈沖個(gè)數(shù)end if。end process。end behav。 2ASK 調(diào)制與解調(diào)的波形仿真與分析1. 2ASK 信號調(diào)制的波形仿真與分析2ASK 信號調(diào)制的波形圖如圖 45 所示第 31 頁，共 54 頁圖 45（a） ASK 調(diào)制 VHDL 程序仿真圖2ASK 調(diào)制仿真局部放大圖如圖 45（b）所示分析：由圖可知，輸入時(shí)鐘 CLK 信號就作為載波輸入，START 信號為開關(guān)信號，當(dāng) START為低電平時(shí)即使有時(shí)鐘信號和基帶信號也不會發(fā)生調(diào)制，只有當(dāng) START 信號為高電平電路才可以實(shí)現(xiàn) 2ASK 的調(diào)制，X 為輸入的基帶信號，屬于低頻信號，Y 為輸出的頻帶信號，是基帶信號搬移到高頻載波上的信號，屬于高頻信號。由圖還可以看出，當(dāng)輸入 X 為 1101 時(shí)，并且基帶碼長等于載波的 6 個(gè)周期，Y 輸出的頻帶信號在輸入 1 時(shí)為高電平，其頻率與 CLK 時(shí)鐘一樣，包含了 6 個(gè)周期，并且調(diào)制信號 Y 滯后于輸入基帶信號 X 的一個(gè) CLK 時(shí)間，在 X 輸入為 0 時(shí)，輸出 Y 也為 0，這驗(yàn)證了 2ASK 調(diào)制的原理。2. 2ASK 解調(diào)的波形仿真與分析2ASK 解調(diào)的波形仿真圖如圖 46 所示數(shù)字頻帶系統(tǒng)的建模與設(shè)計(jì)第 32 頁，共 54 頁圖 46（a）2ASK 解調(diào)仿真圖圖 46（b）2ASK 解調(diào)仿真局部放大圖分析： 由圖 46（a）可以看出 CLK 時(shí)鐘信號仍然是輸入，START 信號為開關(guān)信號，當(dāng) START 為低電平時(shí)即使有時(shí)鐘信號和基帶信號也不會發(fā)生解調(diào)，只有當(dāng) START 信號為高電平電路才可以實(shí)現(xiàn) 2ASK 的解調(diào)，X 為高頻信號，Y 輸出為基帶信號，當(dāng) X 輸入為高電平的時(shí)候，Y 的輸出才有信號，否則為 0 可以看出當(dāng) X 輸入高電平對應(yīng)著 Y 輸出基帶信號的 1011001。由圖 46（b）解調(diào)的放大圖可以看出，輸出的基帶信號 Y 滯后輸入的調(diào)制信號 10 個(gè)時(shí)鐘周期，在 q=11 時(shí)，m 清零，在 q=10 時(shí)，根據(jù) m 的大小，進(jìn)行對輸出基帶信號 Y 的電平的判決。在 q 為其他時(shí)，m 計(jì) xx 的脈沖數(shù)。 基于 VHDL 語言實(shí)現(xiàn) 2FSK 調(diào)制與解調(diào)第 33 頁，共 54 頁 2FSK 調(diào)制的實(shí)現(xiàn)1. FSK 的建模思想FSK 調(diào)制的方框圖如圖 47 所示FPGA圖 47 FSK 調(diào)制方框圖FSK 調(diào)制的核心部分包括分頻器，二選一選通開關(guān)等。圖 47 中兩個(gè)分頻器分別產(chǎn)生兩路數(shù)字載波信號；二選一開關(guān)的作用是：以基帶信號作為控制信號，當(dāng)基帶信號為“0” ，選通載波為 f1；當(dāng)基帶信號為“1”時(shí)，選通載波為 f2。從選通開關(guān)輸出的信號就是數(shù)字 FSK 信號。圖中沒有包含模擬電路部分，調(diào)制信號為數(shù)字信號。FSK 調(diào)制的電路圖如圖 48 所示圖 48（a）FSK 調(diào)制電路的 VHDL 建模電路clk 分頻器1start基帶信號載波 f載波 f1分頻器1二選一選通開關(guān) 調(diào)制信號數(shù)字頻帶系統(tǒng)的建模與設(shè)計(jì)第 34 頁，共 54 頁圖 48（b）FSK 調(diào)制的邏輯電路圖2. 2FSK 調(diào)制的程序library ieee。use 。use 。use 。entity fskt isport(clk :in std_logic。系統(tǒng)時(shí)鐘 start :in std_logic。開始調(diào)制信號 x :in std_logic?；鶐盘? y :out std_logic)。調(diào)制信號end fskt。architecture behav of fskt issignal q1:integer range 0 to 11。載波 f1 計(jì)數(shù)器signal q2:integer range 0 to 3。載波 f2 計(jì)數(shù)器signal f1,f2:std_logic。begin第 35 頁，共 54 頁process(clk)beginif clk39。event and clk=39。139。 then if start=39。039。 then q1=0。elsif q1=5 then f1=39。139。q1=q1+1。改變 q 后面數(shù)字的大小改變占空比elsif q1=11 then f1=39。039。q1=0。 else f1=39。039。q1=q1+1。 end if。end if。end process。process（clk)得到載波 f2beginif clk39。event and clk=39。139。 then if start=39。039。 then q2=0。elsif q2=0 then f2=39。139。q2=q2+1。改變 q2 后面數(shù)字的大小改變占空比elsif q2=1 then f2=39。039。q2=0。 else f2=39。039。q2=q2+1。 end if。end if。end process。process(clk,x)beginif clk39。event and clk39。1 thenif x=39。039。then y=f1。基帶 x=0，輸出調(diào)制 y=f1else y=f2。基帶 x=1,輸出調(diào)制為 y=f2 end if。end if。end process。數(shù)字頻帶系統(tǒng)的建模與設(shè)計(jì)第 36 頁，共 54 頁end behav。 2FSK 解調(diào)的實(shí)現(xiàn)1. 2FSK 解調(diào)建模的思想2FSK 解調(diào)的方框圖如圖 49 所示FPGA圖 49 2FSK 解調(diào)原理框圖該模型和 2ASK 的模型類似，其核心部分是分頻器，寄存器、計(jì)數(shù)器和判決器構(gòu)成。圖中分頻器的分頻系數(shù)取值對應(yīng)著調(diào)制中（圖 47）分頻器 1 和分頻器 2 中較小的分頻系數(shù)值，也就是說 FSK 解調(diào)器的分頻器輸出對應(yīng)著較高的那個(gè)載波信號。由于 f1和 f2 的周期不同，若假設(shè) f1=2f2，且基帶信號電平 “1”，對應(yīng)著載波 f1，基帶信號電平“0”對應(yīng)載波 f2，則圖中計(jì)數(shù)器以 f1 為時(shí)鐘信號，上升沿計(jì)數(shù)，基帶信號“1”碼元對應(yīng)計(jì)數(shù)個(gè)數(shù)為載波 f1 的周期，基帶信號碼元“0”對應(yīng)計(jì)數(shù)個(gè)數(shù)為載波 f2 的周期。計(jì)數(shù)器根據(jù)兩種不同的計(jì)數(shù)情況，對應(yīng)輸出“0”和“1”兩種電平。判決器以 f1 為時(shí)鐘