【正文】 4 35 41 20 7 17 26 15 8輸出結果 y[n] 24y[0] 37y[1] 24y[2] 8y[3] 15y[4] 24y[5] 15y[6] 8y[7] 24y[8] 37y[9] 24y[10] 8y[11] 15y[12] 24y[13] 15y[14] 8y[15] 24y[16] 37y[17] 24由上面仿真波形可以讀出結果。經(jīng)比較，仿真結果與輸出信號理論值完全吻合。且波形基本沒有毛刺，實驗符合設計要求。5 小 結 為期三周的 EDA課程設計，我收獲蠻多。首先是關于專業(yè)知識的深入學習，更多的了解了 EDA 技 術 在 通 信 方 面 的 廣 泛 應 用 ， 以 及 Max Plus II軟件的操作步驟。雖然只是些入門知識，卻也為我們以后的學習，工作打下了堅實的基礎。畢竟是接觸的東西，以后再深入學習或者使用的時候就不會沒有方向了。其次就是個人性格方面的缺點得以改正，開始課程設計的時候，沒有方向，沒有目的，心里就很急躁，雖然看起來天天都在搞，卻只有我自己知道效率根本就不高。完全就是一個打醬油的，而后漸漸發(fā)現(xiàn)這個問題，靜下心來認真整理思路，才慢慢把這個課程設計摸熟,摸透。還有就是關于我們這個聽說很熱門，其實卻不過如此的通信專業(yè)的一知半解。其實我們這個專業(yè)并不難找工作，并不缺高薪的就業(yè)崗位。關鍵是我們并沒有具備拿高薪的才能。所以以后得更努力才行。 最后感謝老師非常細致的講解，以及同學們的鼓勵。沒有你們，我的課程設計就沒這般順利。 參考文獻[1]李亞奇， FIR 數(shù)字濾波器[J].電子測量技術,2022 年 06期[2]盧毅， ：科學出版社，2022.[3]蔣壘,王昌林 ,劉鎏, FPGA 的 FIR 數(shù)字濾波器算法實現(xiàn)[J].艦船電子工程,2022 年 01 期.[4]楊麗杰,崔葛瑾 .基于 FPGA 的 FIR 濾波器設計方法的研究[J].東華大學學報(自然科學版),2022 年 06 期.[5]門愛東,蘇菲 ,王雷,[M].北京:科學出版社,2022.[6]丁玉美,高西全 .數(shù)字信號處理[M].西安:西安電子科技大學出版社,2022.附錄：程序清單1．寄存器的 VHDL語言實現(xiàn)（8 位）library ieee。use 。entity df isport (d:in std_logic_vector(9 downto 0)。clk,reset:in std_logic。q:out std_logic_vector(9 downto 0))。end df。architecture df of df isbeginprocess(clk,reset)beginif(reset=’1’) thenq=(others=’0’)。elsif (clk’event and clk=’1’) thenq=d。end if。end process。end df。2．加法器的 VHDL語言實現(xiàn)（以下以 12 位數(shù)加 16 位數(shù)生成 16 位數(shù)的加法器為例）LIBRARY IEEE。USE 。USE 。ENTITY add121616 isPORT(clk : in STD_LOGIC。 Din1 :in signed (11 downto 0)。 Din2 :in signed (15 downto 0)。 Dout:out signed (15 downto 0))。END add121616。ARCHITECTURE a of add121616 isSIGNAL s1: signed(15 downto 0)。BEGIN s1=(Din1(11)amp。Din1(11)amp。Din1(11)amp。Din1(11)amp。Din1)。PROCESS(Din1,Din2,clk)BEGINif clk39。event and clk=39。139。 thenDout=s1+Din2。end if。end process。end a。3．減法器的 VHDL語言實現(xiàn)（以下以 16位數(shù)減去 14位數(shù)輸出 16位數(shù)的減法器為例）LIBRARY IEEE。USE 。USE 。ENTITY sub141616 isPORT(clk : in STD_LOGIC。 Din1 :in signed (13 downto 0)。 Din2 :in signed (15 downto 0)。 Dout :out signed(15 downto 0))。END sub141616。ARCHITECTURE a of sub141616 isSIGNAL s1: signed(15 downto 0)。BEGIN s1=(Din1(13)amp。Din1(13)amp。Din1)。PROCESS(Din1,Din2,clk)BEGINif clk39。event and clk=39。139。 thenDout=Din2s1。end if。end process。end a。4．乘法器的 VHDL語言實現(xiàn)LIBRARY ieee。USE 。USE 。ENTITY mult18 isPORT( clk : IN STD_LOGIC。 Din : IN SIGNED (8 DOWNTO 0)。 Dout : OUT SIGNED (12 DOWNTO 0))。END mult18。ARCHITECTURE a OF mult18 ISSIGNAL s1 : SIGNED (12 DOWNTO 0)。SIGNAL s2 : SIGNED (9 DOWNTO 0)。SIGNAL s3 : SIGNED (12 DOWNTO 0)。BEGINP1:process(Din)BEGINs1(12 DOWNTO 4)=Din。s1( 3 DOWNTO 0)=0000。s2(9 DOWNTO 1)=Din。s2(0)=39。039。if Din(8)=39。039。 then s3=(39。039。amp。s1(12 downto 1))+(0000amp。s2(9 DOWNTO 1))。else s3=(39。139。amp。s1(12 downto 1))+(1111amp。s2(9 DOWNTO 1))。end if。end process。P2: PROCESS(clk)BEGINif clk39。event and clk=39。139。 thenDout=s3。end if。END PROCESS。EN