【正文】 ，整個系統(tǒng)的工作都是以它為基準，系統(tǒng)實現(xiàn)由外加晶振提供 :CHECLK為被測的外部信號 :RESET作為系統(tǒng)的復位信號，用于對 整個系統(tǒng)的復位工作，一般在開始一次新的測量之前，都需對系統(tǒng)進行一次復位操作 。抄表器的輸出信號 GATE1GATE3為數(shù)碼管的顯示控制信號， DIGITOUT為數(shù)碼管的顯示數(shù)據(jù)信號。顯示模塊控制信號 GATE1= ‘ 1’，顯示個數(shù)位的數(shù)碼管點亮，顯示數(shù)據(jù)‘ 1’，當再有 1000個脈沖時，顯示‘ 239。系統(tǒng)連續(xù)不間斷的測量，保證測量的準確性。 行為描述方式是對系統(tǒng)數(shù)學模型的描述，其抽象程度比寄存器傳輸方式和結(jié)構(gòu)化描述方式的程度更高。 RTL描述方式是 一種明確規(guī)定寄存器描述的方法。在 RTL描述方式上、可以采用寄存器硬件的一一對應的直接描述，也可以采用寄存器之間的功能描述。但從控制的準確度和連貫性考慮，用第一種較好。圖42是控制模塊的模塊圖。 SYSSTART: INPUT系統(tǒng)開始測量信號，在脈沖的上升沿開始觸發(fā)。 BASECLK:INPUT系統(tǒng)時鐘，由晶振電路提供，系統(tǒng)設計為 20MHZ，為調(diào)試時方便，仿真時為 1KHZ。 STARTCUNCHU: OUTPUT存儲開始信號，主要控制存儲模塊的開始存儲。 計數(shù)模塊的 VHDL設計 模塊輸入輸出信號定義 COUNTER 圖 43 計數(shù)模塊圖 計數(shù)模塊的實質(zhì)是一個計數(shù)器，具體的計數(shù)器的計數(shù)范圍可在程序中定義， 本設計假定為 1000進制。 OUTEN: OUTPUT計數(shù)模塊的輸出使能信號，同時也是計數(shù)器的進位信號。 存儲模塊的 VHDL設計 IIC總線的基本原理 [17] RESET RESETOUT SYSSTART STOP FLAG STARTCUNCHU BASECLK RESET OUTEN CLK TKEEP1[3..0] TKEEP2[3..0] CHECLK TKEEP3[3..0] 19 IIC總線的時鐘線 SCL和數(shù)據(jù)線 SDA都是雙向傳輸線。在標準 IIC模式下數(shù)據(jù)下傳送速率可達 1OOKBIT/S,高速模式下可達 40OKBIT/S。 IIC總線的信號及時序定義 在 IIC總線上每傳輸一位數(shù)據(jù)都有一個時鐘脈沖相對應，其邏輯 0”和“ 1”的信號電平取決于該接點的正端電壓 VDD的電壓。只有在時鐘線為低電平時，才允許數(shù)據(jù)線上的電平狀態(tài)變化 . 總線數(shù)據(jù)傳送的起始與停止 IIC總線數(shù)據(jù)傳送時有兩種時序狀態(tài)被分別定義為起始信號和終止信號 : 起始信號 :在時鐘線保持高電平期間，數(shù)據(jù)線出現(xiàn)由高電平向低電平變化時啟動 IIC總線，為 HC總線的起始信號。 起始信號與終止信號都是由主控制器產(chǎn)生。 IIC總線上的數(shù)據(jù)傳送格式 IIC總線上傳送的每一個字節(jié)均為 8位，但每啟動一次 IIC總線，其后的數(shù)據(jù)傳輸字節(jié)數(shù)是沒有限制的。 所以本模塊主要是設計一個工 IC總線的控制器，完成數(shù)據(jù)的存儲。 CLK: INPUT控制器的工作時鐘，由外加的分頻電路提供，工作頻率為 1KHZ。 RDEN: INPUT控制器的讀出使能信號，來自于計數(shù)模塊的輸出信號 OUTEN。 STOP: INPUT控制器的停止信號，來自于控制模塊的輸出信號 STOP。 SCL: OUTPUT控制器輸出的時鐘信號。 顯示模塊的 VHDL設計 顯示模塊的輸入、輸出信號 DISPLAY1 圖 45顯示模塊圖 輸入信號 CLKDISP: INPUT顯示模塊的時鐘。 DATAIN1: IINPUT輸入的個位測量結(jié)果。 DATAIN3: INPUT輸入的百位測量結(jié)果。 DIGITOUT: OUTPUT輸出的數(shù)據(jù)信號，送至七段數(shù)碼管顯示。 CHECLK:為系統(tǒng)輸入的被測信號，作用于計數(shù)模塊的被測時鐘信號 CHECLK。 SYSSTART:為系統(tǒng)輸入的開始測量脈沖信號，作用于控制模塊的開始測量脈沖信號 SYSSTART。 DIGITOUT:為系統(tǒng)輸出的數(shù)據(jù)信號。 SCL:為系統(tǒng)輸出的 IIC總線信號。 系統(tǒng) VHDL描述波形仿真 [5][11] 控制模塊仿真 當 RESET= ‘ 1’時，波形如下 : 當 RESET= ‘ 0’時，波形如下 : 開 始 定 義 control模 塊 為 元 件 定 義 counter 模 塊 為 元 件 定 義 IICCcontrol模 塊 為 元 件 定 義 display 模 塊 為 元 件 例 化 control模 塊 例 化 counter 模 塊 例 化 IICCcontrol模 塊 結(jié) 束 例 化 display 模 塊 22 計數(shù)模塊仿真 顯示模塊仿真 顯示電路的波形圖 : 至此完成了系統(tǒng)軟件上的仿真。FPGA芯片中每個模塊都通過了功能仿真與時序仿真，生成了可綜合的網(wǎng)表。同時在基本電路模塊基礎(chǔ)上，不必修改硬件電路，通過修改 VHDL源程序，增加一些新功能，滿足不同用戶的 雖然設計完成了其邏輯功能，但是整個設計還存在許多可改進之處 : 首先，邏輯綜 合過程中，系統(tǒng)優(yōu)化的許多約束條件是相互關(guān)聯(lián)的，須反復設定約束條件，以求設計芯片面積、功耗減小。 再次，本系統(tǒng)可以補充鍵盤模塊，控制模塊將更復雜，由于時間的關(guān)系，沒有鍵盤模塊。通過對所學專業(yè)基礎(chǔ)課和專業(yè)課的理論知識的 進一步學習，復習、鞏固和加深，做到了更深入地了解了：當前電子設計自動化 (EDA)的基本理論；學習了用 VHDL語言進行數(shù)字系統(tǒng)設計的一般方法。相信這對我以后走上工作崗位為有很大幫助的。在畢業(yè)設計中給了我很多的幫助，是我今后工作學習的榜樣。在這里，向你們表示真誠的感謝。DESIGN[M]，北京 :清華大學出版社， [12] John . DIGITPrinciples and Practices[M]，北京 :高等教育出版社， 2021 [13] 孫華錦，基于 VHDL語言的電子設計自動化及其研究 [D]，西安 :西北工業(yè)大學， 2021 [14] 王波 .利用可編程邏輯器件設計 LED顯示屏 [D]，南京 :南京理工大學， 2021 [15] Altera公司， Data Book 2021 [16] 劉明業(yè) .數(shù)字系統(tǒng)自動設計 [M]，北京 :高等教育出版社， 1996 [17] 何立民 .IIC總線應用系統(tǒng)設計 [M]，北京 :北京航空航天大學出版社， 1995 [18] 徐志軍，徐光輝 .CPLD/FPGA的開發(fā)與應用 [M]，北京 :電子工業(yè)出版社， 2021 [19] 吳建國，張建勛 .VHDL綜合系統(tǒng)中若干問題處理方法 [J]，安徽 大學學報， [20] 郭鋒，劉凱 .用 VHDL語言設計數(shù)字系統(tǒng)事例 [J]，微處理機， 24 附錄 各部分以及整體的源程序 VHDL設計 此模塊采用進程 PROCESS設計。 USE 。 USE 。 SYSSTART: IN STD_LOGIC。 BASECLK: IN STD_LOGIC。 RESETOUT:OUT STD_LOGIC。 END KONGZHI3。 SIGNAL KSTARTOUT: STD_LOGIC。)THEN IF(RESET=‘ 139。 EVENT AND BASECLK=‘ 1’ ) KSTARTOUT=SYSSTART。 ELSIE RESET=‘ O’ THEN KRESETOUT=‘ 139。 END IF。 END IF。 RESETOUT=KRESETOUT。 END BEHAV。 25 USE . ALL。 USE 。 CLK: IN STD_LOGIC。 OUTEN: OUT STD_LOGIC。 TKEEP2: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 END COUNTER。 SIGNAL TCOUl:STD_LOGIC_VECTOR(3 DOWNTO 0)。 SIGNAL TCOU3:STD_LOGIC_VECTOR(3 DOWNTO 0)。 TCOU2=0000。OUTENI=‘ 0’ 。EVENT AND CLK=‘ 1’ THEN IF CHECLK=‘ 1’ THEN IF TCOU3=1010 THEN TCOU3=1010。TCOU2=0000。OUTEN1= ‘ 1’ 。T0002=0000。TCOU2=TCOU2+1。 END IF。 ELSE TCOU1=0000。 TCOU3=0000。 END IF。 END PROCESS。TKEEP2=0000。 ELSE IF CHECLK39。 TKEEPI=TCOU1。 TKEEP3=TCOU3。 END IF。 END P。 USE 。 USE 。 IIDATAIN1,IIDATAIN2,IIDATAIN3: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 SDA: OUT STD_LOGIC。 END IICCONTROL: ARCHITECTURE A OF IICCONTROL IS SIGNAL SDAREG: STD_LOGIC。 SIGNAL CMDREG: STD_LOGIC。 SIGNAL IIDATA: STD_LOGIC_VECTOR(3 DOWNTO 0)。 SIGNAL FINISHED: STD_LOGIC。 TYPE STATES IS (TO, T1, T1A, T2, T3, T4, T4A, T5, T6)。 BEGIN P1:PROCESS(START,WREN) BEGIN IF START= ‘ 1’ THEN IF WREN= ‘ I’ THEN REGDATA1=IIDATAIN1。 REGDATA3=IIDATAIN3。 27 END IF。 P2:PROCESS (CLK, WREN, REGDATA1, REGDATA2, REGDATA3) BEGIN IF WREN=‘ 1’ THEN SEL=00。 CASE SEL IS WHEN 00=IIDATA=REGDATA1。 WHEN 10=IIDATA=REGDATA3。 END CASE。 END PROCESS。 SCL=‘ 1’ 。 END IF。 P4:PROCESS(CMDREG) VARIABLE BIT: INTEGER :=0。 IF CMDREG=‘ 1’ THEN SDAREG=IICDATA(3)。 ELSE SDAREG=‘ 1’ 。 SCLREG=CLK。 SCL=‘ 0’ 。 ELSE STATE=T0。 WHEN T1= SCL=‘ 1’ 。 28 STATE=TlA。 SDA=SDAREG。 WHEN T2= IICDATA(3 DOWNTO 0)=IICDATA(2 DOWNTO 0)amp。 SDA=SDAREG。 IF BIT=3 THEN STATE=T3。 END IF。 STATE=T4。 SCL=‘ 139。 WHEN T4A= SDA=‘ 0’ 。 STATE=T5。 STATE=T6。 STATE=T0。 BIT=BIT+1。 END PROCESS。 SCL=‘ 1’ 。 END IF。 END IF。 END A。 首先，數(shù)據(jù)的存儲與計算都是采用的二進制，但是要將其輸出至七段數(shù)碼管顯示時，必須提供一個電路模塊專門將二進制數(shù)轉(zhuǎn)換成七段碼表示，即七段譯碼器的設計。 USE 。 USE 。 LED: OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 ARCHITECTURE ARCH OF BIN2LED IS BEGIN WITH BIN SELECT LED=0110000 WHEN 0001， 1 1101101 WHEN 0010， 2 1111001 WHEN 0011， 3 0110011 WHEN 0100， 4 1011011 WHEN 0101， 5 1011111 WHEN 0110， 6 1110000 WHEN 0111， 7 1111111 WHEN 1000， 8 1111011 WHEN 1001， 9 1111110 WHEN 0000， 0 0110001 WHEN OTHERS。 其次此模塊還應包括七段顯示器掃描輸出電路模塊，為了節(jié)省 3個顯示器顯示所需的電流消耗，利用視覺暫留原理讓七段顯示器輪流顯示。程序代碼為 : LIBRARY IEEE