【導(dǎo)讀】序邏輯電路．電路結(jié)構(gòu)形式多種多樣，可以利用簡單的與非門構(gòu)成，也可以利用觸發(fā)器構(gòu)成，也可以利用單片機來完成．利用單片機來設(shè)計搶答器，使得結(jié)果更簡單，功能更優(yōu)越。用開關(guān)做鍵盤輸出，揚聲器發(fā)生提示。問題時間倒記時顯示，滿時后系統(tǒng)計時自動復(fù)位及主控強制復(fù)位；按鍵鎖定，在有效狀態(tài)下，Max+plusII是Altera公司推出的的第三代PLD開發(fā)系統(tǒng)。使用MAX+PLUSII的設(shè)計者不需精通器件內(nèi)部的復(fù)雜結(jié)構(gòu)。設(shè)計處理一般在數(shù)分鐘。特別是在原理圖輸入等方面，Maxplus2被公認為是最易使用，人機界面最友善的。搶答器共有3個輸出顯示，選手代號、計數(shù)器的個位和十位，他們輸出全都為BCD碼。賽選手若按下開關(guān)，則搶答系統(tǒng)發(fā)出蜂鳴聲報警并顯示犯規(guī)組別。搶答器的基本工作原理:在搶答競賽或呼叫時，有多個信號同時或不同時送入主電路中，在整個搶答器工作過程中，顯示電路、語音電路等還要根據(jù)現(xiàn)場的。在這個模塊中主要實現(xiàn)搶答過程中的搶答功能，并且能實現(xiàn)當有一路搶答按鍵按下時，

　　

【正文】 IF(c1=1001)THEN c1:=0000。 IF(c2=1001)THEN c2:=0000。 ELSE c2:=c2+39。139。 END IF。 ELSE c1:=c1+39。139。 END IF。 ELSIF(choose=001000)THEN IF(d1=1001)THEN d1:=0000。 IF(d2=1001)THEN d2:=0000。 ELSE d2:=d2+39。139。 END IF。 ELSE d1:=d1+39。139。 END IF。 ELSIF(choose=010000)THEN IF(e1=1001)THEN e1:=0000。 IF(e2=1001)THEN e2:=0000。 ELSE e2:=e2+39。139。 END IF。 ELSE e1:=e1+39。139。 END IF。 ELSIF(choose=100000)THEN IF(f1=1001)THEN f1:=0000。 IF(f2=1001)THEN f2:=0000。 ELSE f2:=f2+39。139。 END IF。 ELSE f1:=f1+39。139。 END IF。 END IF。 ELSIF(sub=39。139。)THEN IF(choose=000001)THEN IF(a1=0000)THEN IF(a2=0000)THEN a1:=0000。 a2:=0000。 ELSE a1:=1001。 a2:=a239。139。 END IF。 ELSE a1:=a139。139。 END IF。 ELSIF(choose=000010)THEN IF(b1=0000)THEN IF(b2=0000)THEN b1:=0000。 b2:=0000。 ELSE b1:=1001。 b2:=b239。139。 END IF。 ELSE b1:=b139。139。 END IF。 ELSIF(choose=000100)THEN IF(c1=0000)THEN IF(c2=0000)THEN c1:=0000。 c2:=0000。 ELSE c1:=1001。 c2:=c239。139。 END IF。 ELSE c1:=c139。139。 END IF。 ELSIF(choose=001000)THEN 石家莊經(jīng)濟學院本科生科技論文 13 IF(d1=0000)THEN IF(d2=0000)THEN d1:=0000。 d2:=0000。 ELSE d1:=1001。 d2:=d239。139。 END IF。 ELSE d1:=d139。139。 END IF。 ELSIF(choose=010000)THEN IF(e1=0000)THEN IF(e2=0000)THEN e1:=0000。 e2:=0000。 ELSE e1:=1001。 e2:=e239。139。 END IF。 ELSE e1:=e139。139。 END IF。 ELSIF(choose=1000000)THEN IF(f1=0000)THEN IF(f2=0000)THEN f1:=0000。 f2:=0000。 ELSE f1:=1001。 f2:=f239。139。 END IF。 ELSE f1:=f139。139。 END IF。 END IF。 END IF。 END IF。 aa2=a2。aa1=a1。aa0=0000。 bb2=b2。bb1=b1。bb0=0000。 cc2=c2。cc1=c1。cc0=0000。 dd2=d2。dd1=d1。dd0=0000。 ee2=e2。ee1=e1。ee0=0000。 ff2=f2。ff1=f1。ff0=0000。 END PROCESS。 END rt1。（五）整體綜合模塊： 將以上的模塊整合到一起，生成整體電路。整體電路圖如圖 10 所示。 圖 10 整體電路 整體電路仿真圖，如圖 11 所示： 石家莊經(jīng)濟學院本科生科技論文 14 圖 11 整體電路仿真圖 結(jié)論 VHDL是一種用普通文本形式設(shè)計數(shù)字系統(tǒng)的硬件描述語言，主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口，可以在任何文字處理軟件環(huán)境中編輯。除了含有許多具有硬件特征的語句外，其形式、描述風格及語法十分類似于計算機高級語言。 VHDL程序?qū)⒁豁椆こ淘O(shè)計項目（或稱設(shè)計實體）分成描述外部端口信號的可視部分和描述端口信號之間邏輯關(guān)系的內(nèi)部不可視部分，這種將設(shè)計項目分成內(nèi)、外兩個部分的概念是硬件描述語言（ HDL）的基本特征。當一個設(shè)計項目定義了外部界面（端口），在其內(nèi)部設(shè) 計完成后，其他的設(shè)計就可以利用外部端口直接調(diào)用這個項目。 基于 VHDL語言設(shè)計的 8路數(shù)字搶答器有其本身的優(yōu)點，更利于新功能的開發(fā)。 石家莊經(jīng)濟學院本科生科技論文 15 參考文獻 1．劉昌華等 編著，《數(shù)字邏輯 EDA 設(shè)計與實踐》國防工業(yè)出版社， 2021 2．譚會生等 主編，《 EDA 技術(shù)及應(yīng)用》，西安電子科技大學出版社， 2021 3．潘松等 主編，《 EDA 技術(shù)實用教程 》， 科學 出版社， 2021 4．雷伏容 主編，《 VHDL 電路設(shè)計》，清華大學出版社， 2021 5． Charles 等著，《數(shù)字系統(tǒng)設(shè)計與 VHDL》，電子工業(yè)出版社 6． 丁建偉 .《 搶答器電路設(shè)計 》 [J].蘭州工業(yè)高等?？茖W校學報 ,2021,(04).1317. 7． 王冬梅 ,張建秋 .《 八路搶答器設(shè)計與實現(xiàn) 》 [J]. 佳木斯大學學報 (自然科學版 ), 2021,(06).2226. 8． 蔡明生 ,黎福海 ,徐文玉 .《電子設(shè)計》 .北京 :高等教育出版社 .2021. 9． 王樹昆 ,趙曉巍 ,《 EDA 技術(shù)在教學中的應(yīng)用》 .吉林工程技術(shù)師范學院學報 ,2021。19(9):47