【文章內(nèi)容簡介】 （ 11） 上述 4 階系統(tǒng)的級聯(lián)形式是： 圖 8 級聯(lián)型信號流程圖 應該特別指出： 級聯(lián)型結構的靈敏度特性優(yōu)于直接型和正準型結構。 每一級分子的系數(shù)確定一對零點，分母的系數(shù)確定一對極點，因為子網(wǎng)絡 的零極點也即整體網(wǎng)絡的零極點，所以整個系統(tǒng)的零極點都 第 8 頁（共 19 頁） 可以準確的由每一級的系數(shù)來調(diào)整和控制，這樣便于調(diào)整濾波器的頻率響應性能。 級聯(lián)結構具有最少的存儲器。 并聯(lián)結構是將 N 階的系統(tǒng)函數(shù) H(Z)利用部分分式展開寫成二階節(jié)之和： 1011 01 ...()() () 1 . . .M MN kNkNNb b z b zYzH z C zXz a z a z?? ? ?? ? ?? ? ?? ? ? ? （ 12） 其中每一個二階節(jié)： 1, 0 ,112,1 , 2( ) 。 1 , ...,1 kkB B zH z k KA z A z???????? （ 13） 上述 4 階 IIR 濾波器用并聯(lián)形式實現(xiàn)： 圖 9 4 階 IIR 濾波器用并聯(lián)形式 并聯(lián)支路的極點 也是整個網(wǎng)絡的極點，而并聯(lián)支路的零點卻不是整個網(wǎng)絡的零點，因此并聯(lián)網(wǎng)絡能獨立的調(diào)整系統(tǒng)的極點的位置，但不能控制零點。并聯(lián)結構的靈敏度由于直接型和正準型，運算累積誤差比級聯(lián)型小。 IIR 數(shù)字濾波器設計過程 ? 按設計任務，確定濾波器性能要求，制定技術指標。 ? 用一個因果穩(wěn)定的離散系統(tǒng)的系統(tǒng)函數(shù) H(Z)逼近此性能指標。 ? 利用有限精度算法實現(xiàn)此系統(tǒng)函數(shù)：如運算結構、字長的選 第 9 頁（共 19 頁） 擇等。 ? 實際技術實現(xiàn)：軟件法、硬件法或 DSP 芯片法。 IIR 數(shù)字濾波器設計方法 IIR 數(shù)字濾波器的系統(tǒng)函數(shù)是 Z 的有理函數(shù)，可表示 為： 10111 1(1 )()1 (1 )MM iiiiiNNii ii iczbzH z Aaz dz????? ?? ????? ???? ? （ 14） 系統(tǒng)函數(shù)的設計就是要確定系數(shù) ai,bi 或者零極點 ci,di,以使濾波器滿足給定的性能要求。這種設計方法一般由 3 種方法： 零極點位置累試法。當濾波器性能未達到要求時，通過多次改變零極點位置來達到要求。此法只適用于簡單濾波器。 用模擬濾波器理論來設計數(shù)字濾波器。在 IIR 數(shù)字濾波器的設計中較多的采用這種方法。 5 使用 DSP_Builder 設計 IIR濾波器 建立模型 使用 DSP_Builder 設計 IIR 濾波器 ； 4 階級聯(lián)型 IIR 濾波器設計參照下圖， 圖 10 4 階級聯(lián)型 IIR 濾波器流程圖 建立一個 4 階的級聯(lián)型 IIR 濾波器模型，該模型共由兩節(jié) 2 階直接Ⅱ型 IIR 濾波器構成，見下圖。 z － 11a 11b 10b 12x ( n ) G 1a 21b 20＋－a 12z － 1b 11y 1 ( n ) ＋－a 22z － 1z － 1y ( n )b 21b 22 第 10 頁（共 19 頁） 圖 11 4 階級聯(lián)型 IIR 濾波器 模型中各個模塊的參數(shù)設置如下： X 模塊： (Altbus) 庫： Altera DSP Builder 中 Bus Manipulation 庫 參數(shù)“ Bus Type”設為“ signed Fractional” (有符 號小數(shù) ) 參數(shù)“ Node Type”設為“ Input port” 參數(shù)“ [number of bits].[]”設為“ 2” 參數(shù)“ [].[number of bits]”設為“ 8” Y 模塊： (Altbus) 庫： Altera DSP Builder 中 Bus Manipulation 庫 參數(shù)“ Bus Type”設為“ signed Fractional” 參數(shù)“ Node Type”設為“ Output port” 參數(shù)“ [number of bits].[]”設為“ 4” 參數(shù)“ [].[number of bits]”設為“ 23” BusConv 模塊： (BusConversion) 庫： Altera DSP Builder 中 Bus Manipulation 庫 參數(shù)“ Input Bus Type”設為“ signed Fractional” 參數(shù)“ Input [number of bits].[]”設為“ 4” 參數(shù)“ Input [].[number of bits]”設為“ 18” 參數(shù)“ Output Bus Type”設為“ signed Fractional” 參數(shù)“ Output [number of bits].[]”設為“ 2” 第 11 頁（共 19 頁） 參數(shù)“ Output [].[number of bits]”設為“ 15” BusConv BusConv4 模塊： (BusConversion) 庫： Altera DSP Builder 中 Bus Manipulation 庫 參數(shù)“ Input Bus Type”設為“ signed Fractional” 參數(shù)“ Input [number of bits].[]”設為“ 3” 參數(shù)“ Input [].[number of bits]”設為“ 15” 參數(shù)“ Output Bus Type”設為“ signed Fractional” 參數(shù)“ Output [number of bits].[]”設為“ 2” 參數(shù)“ Output [].[number of bits]”設為“ 15” BusConv BusConv BusConv5 模塊： (BusConversion) 庫： Altera DSP Builder 中 Bus Manipulation 庫 參數(shù)“ Input Bus Type”設為“ signed Fractional” 參數(shù)“ Input [number of bits].[]”設為“ 4” 參數(shù)“ Input [].[number of bits]”設為“ 25” 參數(shù)“ Output Bus Type”設為“ signed Fractional” 參數(shù)“ Output [number of bits].[]”設為“ 2” 參數(shù)“ Output [].[number of bits]”設為“ 15” FeedBackAdder、 FeedBackAdder2 模塊： (Parallel Adder Subtractor) 庫： Altera DSP Builder 中 Arithmetic 庫 參數(shù)“ Number of Inputs”設為“ 2” 參數(shù)“ Add(+)Sub()”設為“ + ” FeedBackAdder FeedBackAdder3 模塊： (Parallel Adder Subtractor) 庫： Altera DSP Builder 中 Arithmetic 庫 參數(shù)“ Number of Inputs”設為“ 2” 參數(shù)“ Add(+)Sub()”設為“ ++” FeedForwardAdder 、 FeedForwardAdder1 模塊： (Parallel Adder Subtractor) 庫： Altera DSP Builder 中 Arithmetic 庫 參數(shù)“ Number of I