畢業(yè)設(shè)計(jì)-基于現(xiàn)代dsp技術(shù)的iir濾波器的實(shí)現(xiàn)-資料下載頁(yè)
【導(dǎo)讀】本文介紹了一個(gè)以Altera公司可編程邏輯芯。片Cyclone1C12為控制核心，利用DSP_Builder軟件設(shè)計(jì)IIR濾波器。元組成的一種裝置。理，以達(dá)到改變信號(hào)頻譜的目的。由于電子計(jì)算機(jī)技術(shù)和大規(guī)模集成。數(shù)字濾波器是一個(gè)離散時(shí)間系統(tǒng)（按預(yù)定的算。應(yīng)用數(shù)字濾波器處理模擬信號(hào)時(shí)，首先須對(duì)輸入模擬信號(hào)。進(jìn)行限帶、抽樣和模數(shù)轉(zhuǎn)換。特性，且以折疊頻率即1／2抽樣頻率點(diǎn)呈鏡像對(duì)稱。號(hào)，數(shù)字濾波器處理的輸出數(shù)字信號(hào)須經(jīng)數(shù)模轉(zhuǎn)換、平滑。器具有高精度、高可靠性、可程控改變特性或復(fù)用、便于集成等優(yōu)點(diǎn)。數(shù)字濾波器有低通、高通、帶通、帶阻和全通等類型。廣的是線性、時(shí)不變數(shù)字濾波器.ASIC設(shè)計(jì)，以及對(duì)自動(dòng)設(shè)計(jì)與自動(dòng)實(shí)現(xiàn)最典型的詮釋。一項(xiàng)具有開創(chuàng)性的解決方案。代碼，其仿真測(cè)試的結(jié)果也僅僅是基于數(shù)學(xué)的算法結(jié)果。延時(shí)與VHDL遞歸算法的銜接，以及補(bǔ)碼運(yùn)算和乘積結(jié)果截取。等問題，相當(dāng)繁雜。對(duì)于DSPBuilder而言，頂層的開發(fā)工具是MATLAB/SIMULINK，整個(gè)的開發(fā)流層幾乎可以在同一環(huán)境中完成。真正實(shí)現(xiàn)了自頂向下的
【正文】 DLER M, Synthesis and Performance of a New Class of lmplementation for Highorder Recursive Digital Filter【 J】。 IEE ProcVis. Image Signal Process ,1998,145(2):8－ 17。 [11].HATAMIAN M, PARHI K A. 85MHz Fourthorder Programmable IIR Digital Filter Chip【 J】 .IEEE Journal of SolidState Circuits,1992,27(2):175183. Realization of IIR Numerical Filter Based on Modern DSP Technology Abstract： Bacuse of modern DSP technology advantage, this design build IIR Numerical Filter based on the platform of PLD ponent chosed. This paper introduced a kind of IIR Numerical Filter designed based on the DSP Builder software and using Cyclone1C12 programmable logic chip produced by Altera pany as control core. Key words： IIR filter。FPGA。DSP Builder 第 17 頁(yè)（共 19 頁(yè)） 附 錄 ： 源程序： library ieee。 use 。 use 。 library dspbuilder。 use 。 library lpm。 use 。 Entity singt is Port( clock : in std_logic。 sclrp : in std_logic:=39。039。 Inputa : in std_logic。 Outputb : out std_logic_vector(9 downto 0) )。 end singt。 architecture aDspBuilder of singt is signal SAOutputbO : std_logic_vector(9 downto 0)。 signal sclr : std_logic:=39。039。 signal A0W : std_logic。 signal A1W : std_logic_vector(10 downto 0)。 signal A2W : std_logic_vector(11 downto 0)。 signal A3W : std_logic_vector(10 downto 0)。 signal A4W : std_logic_vector(8 downto 0)。 Begin assert (10) report altversion severity Note。 Outputb = SAOutputbO。 Global reset circuitry for the input global reset sclrp sclr = sclrp。 Input I/O assignment from Simulink Block Inputa A0W = Inputa。 A4W(8) = 39。039。 Output I/O assignment from Simulink Block Outputb Outputbi : SBF generic map( width_inl=12, width_inr=0, width_outl=10, width_outr=0, lpm_signed=BusIsUnsigned, round=0, satur=0) 第 18 頁(yè)（共 19 頁(yè)） port map ( xin=A2W, yout=SAOutputbO)。 Delay Element Simulink Block Delays Delaysi : SDelay generic map ( LPM_WIDTH = 11, LPM_DELAY = 3, SequenceLength = 1, SequenceValue = 1) port map (dataa = A3W, clock = clock, ena = 39。139。, sclr = sclr, result = A1W)。 Product Operator Simulink Block Producbt Producbti : AltiMult generic map ( LPM_WIDTHA = 11, LPM_WIDTHB = 1, PIPELINE = 1, one_input = 0, lpm = 1, lpm_hint = UNUSED, cst_val = 0, SequenceLength = 1, SequenceValue = 1, dspb_widthr = 12) port map ( DATAA = A1W, DATAB(0) = A0W, clock = clock, ena = 39。139。, sclr = sclr, result = A2W)。 Lookup table Simulink Block LUTa LUTai : lpm_rom generic map ( LPM_WIDTH = 10, LPM_WIDTHAD = 8, lpm_address_control = REGISTERED, lpm_outdata = UNREGISTERED, lpm_file = ) port map ( address(7 downto 0) =A4W(7 downto 0), inclock =clock, q = A3W(9 downto 0))。 第 19 頁(yè)（共 19 頁(yè)） A3W(10) = 39。039。 DSP Builder Block Simulink Block Incre Increi : IncDec Generic map ( lpm_width = 8, cst_val = 00000000, lpm = 0, isunsigned = 1, SequenceLength = 1, SequenceValue = 1, direction = 0) port map ( clock = clock, sclr = sclr, ena = 39。139。, result(7 downto 0) = A4W(7 downto 0))。 end architecture aDspBuilder。
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