【導讀】波器，以滿足對工業(yè)現(xiàn)場小信號提取的要求。1學習濾波器的工作原理。2學習DSP的相關知識。3選取適合的DSP處理器，設計硬件電路。4編寫程序實現(xiàn)帶阻濾波器。5設計人機交互接口。6要求能夠方便地修改濾波參數(shù)。9如果進度可行，試制實際電路系統(tǒng)。10畢業(yè)設計完成后，要求提交論文，包括詳細的設計說明、圖紙等技術資料。11翻譯英文資料一份。是最常見的干擾源。當被檢測的信號比較弱，并且頻率也比較接近50Hz時，工頻對。被測信號的干擾就越加突出，對工業(yè)現(xiàn)場小信號的提取造成了很大的困難。用數(shù)字濾波器去除工業(yè)現(xiàn)場小信號中工頻干擾的影響。首先依據(jù)工業(yè)現(xiàn)場信號的特點，采用MATLAB仿真計算帶阻濾波器的性能指標，之后依據(jù)估計運算量選擇相應的DSP. 不足進行FLASH、SRAM與PRAM的外部存儲器擴展來設計一個DSP應用系統(tǒng)，最后在CCS開發(fā)環(huán)境下用軟件編寫程序來實現(xiàn)本課題中所需設計

　　

【正文】 ND 圖 38 時鐘電路 DSP 芯片內(nèi)部設計的時鐘和分頻電路，可以直接對內(nèi)部和外部的時鐘進行分頻，作為 DSP 芯片的系統(tǒng)時鐘，這種模式稱為 DIV 模式。另外， DSP 芯片內(nèi)部設計具有鎖相環(huán) PLL 電路，鎖相環(huán) PLL 電路 具有頻率放大和時鐘信號提純的作用，利用鎖相環(huán) PLL 電路 的鎖定特性可以對時鐘頻率進行鎖定，為芯片提供高穩(wěn)定頻率的時鐘信號。除此之外，鎖相環(huán)還可以對外部時鐘頻率進行倍頻，使外部時鐘源的頻率低于CPU 的 機器周期，以降低因高速開關時鐘所引起的高頻噪聲。當外部時鐘輸入后，通過 內(nèi)部鎖相環(huán) PLL 電路可以 倍頻到所需要的工作頻率。鎖相環(huán) PLL 電路的啟動有兩種方式： (1) 硬件控制，可以通過 DSP 芯片的 CLKMD CLKMD CLKMD3 三個引腳來設置， DSP 芯片上電復位時，根據(jù)此三個引腳的電平來設定鎖相環(huán) PLL 的 工作狀態(tài)，并啟動鎖相 環(huán) PLL 工作。 (2) 軟件編程控制，通過讀寫 DSP 芯片內(nèi)部的時鐘模式寄存器 (CLKMD)可以完成鎖相環(huán) PLL 電路的設定。要改變鎖相環(huán) PLL 的倍率，必須先把時鐘模式從 PLL 模式切換到 DIV 模式，然后再切換到新的倍率的 PLL 模式，不允許從一種 PLL 倍率直接切換到另一種 PLL 倍率。表 31 為 TMS320VC5402 芯片 時鐘模式設定。 基于 DSP 的帶阻濾波器設計 19 表 31 時鐘模式設定 CLKMD1 CLKMD2 CLKMD3 CLKMD RESET VALUE CLOCK MODE 0 0 0 0000H 1/2 (PLL disabled) 0 0 1 9007H PLL10 0 1 0 4007H PLL5 1 0 0 1007H PLL2 1 1 0 F007H PLL1 1 1 1 0000H 1/2 (PLL disabled) 1 0 1 F000H 1/2 (PLL disabled) 0 1 1 Rserved(Bypass mode) JTAG 仿真接口電路的設計 對于大部分處理器而言， JTAG 接口共提供了 7 個信號，即 TCK、 TDI、 TDO、TMS、 TRST、 EMU0 和 EMU1。其中， TCK 是仿真器發(fā)向目標板的時鐘信號； TDI為數(shù)據(jù)輸入，即數(shù)據(jù)由仿真器端傳向目標板； TDO 為數(shù)據(jù)輸出，其方向與 TDI 相反，即數(shù)據(jù)由目標板傳向仿真器端； TMS 為測試模式選擇，信號由仿真器發(fā)起，目標板為接收端； TRST 是仿真器發(fā)起的復位信號，用于 JTAG 仿真模式的復位； EMU0 和EMU1 用于對多處理器的目標板進行仿真。 由于 TMS320VC5402 提供了片上 JTAG 接口，方便了仿真調(diào)試，只需將 DSP 芯片上的 TCK、 TDI、 TDO、 TMS、 TRST 、 EMU0、 EMU1 共 7 個引腳接出，做成一個標準的 14 針插座，就可以供仿真器調(diào)試目標板。 JTAG 仿真接口電路如圖 39 所示。 基于 DSP 的帶阻濾波器設計 20 1 23 45 67 89 1011 1213 14JJTAGGNDDSP_EMU0 DSP_EMU1DSP_EMU0DSP_EMU110KR1 10KR2C1GND 圖 39 JTAG 仿真接口電路 我們所設計的 DSP 系統(tǒng)用到的 DSP 芯片為 TMS320VC5402。為了保證該芯片能夠正常穩(wěn)定工作，需要對它的引腳進行配置。所謂引腳的配置，是將相應的引腳按照正確的邏輯狀態(tài)進行設置，即用 10K 電阻上拉到高電位，使引腳置為邏輯 1；或將引腳直接接地，置為邏輯 0。 TMS320VC5402 引腳配置主要有： ? 為了保證用戶編寫的程序 能夠從外部 FLASH 引導到 DSP 芯片內(nèi)存儲器中， DSP芯片應設置為計算機模式， MCMP/ 引腳應下拉接地，設置為邏輯 0。 ? 為了避免 DSP 芯片在程序運行中出現(xiàn)不正確的跳轉，應將 INT0 ~INT3 和 NMI 上拉為 1，設置為邏輯 1。 ? 為 了防止 DSP 芯片出現(xiàn)意外停止響應和額外插入等待周期，應將 HOLD 和READY 引腳上拉為 1，設置為邏輯 1。 ? 時鐘電路采用內(nèi)部時鐘源，時鐘模式設置 為 2。時鐘模式引腳 CLKMD1 上拉為 1，設置為邏輯 1， CLKMD2 和 CLKMD3 下拉為 0， 設置為邏輯 0，而時鐘引腳 X1和 X2/CLKIN 外接晶體。 綜上所述， TMS320VC5402 的基本引腳連接如圖 310 所示 ]8[ 。 基于 DSP 的帶阻濾波器設計 21 D099D1100D2101D3102D4103D5104D6113D7114D8115D9116D10117D11118D12119D13121D14122D15123A0131A1132A2133A3134A4136A5137A6138A7139A8140A9141A105A117A128A139A1410A1511A16105A17107A18108A19109NC/A20110NC/A21143NC/A222READY19PS20DS21IS22R/W23MSTRB24IOSTRB25HOLD30HOLDA28MSC26IAQ29CLKOUT94CLKMD177CLKMD278CLKMD379X2/CLKIN97X196TOUT082BCLKR142BDR147BFSR144BCLKX149BDX160BFSX154NC138NC235NC336NC471NC574NC673BCLKR041BDR045BFSR043BCLKX048BDX059BFSX053DVDD130DVDD112DVDD75DVDD56DVDD33DVDD4DVSS144DVSS128DVSS106DVSS93DVSS76DVSS72DVSS57DVSS40DVSS14CVSS126CVSS111CVSS90CVSS70CVSS50CVSS37CVSS34CVSS15CVSS3CVSS1CVDD142CVDD125CVDD91CVDD68CVDD52CVDD16CVDD12XF27BIO31MP/MC32RS98NMI63INT064INT165INT266INT367IACK61HPIENA92HINT/OUT151HRDY55HR/W18HAS13HDS1127HDS2129HCS17HBIL62HCNT039HCNT146HD058HD169HD281HD395HD4120HD5124HD6135HD76TEST180EMU1/OFF84EMU083TRST87TMS89TDO85TDI86TCK88EMIFCLKS MCBSPSPOWER/GROUDINT/RSTHPIJTAGTMS320VC5402 PGEDHOLDGND22pFC722pFC612Y10MHzGNDDSP_INT3 DSP_INT2 DSP_INT1 DSP_INT0 DSP_NMI DSP_RST DSP_BIO DSP_XF10KR410KR510KR610KR710KR810KR1010KR9DSP_INT3 DSP_INT2 DSP_INT1 DSP_NMIX_RDY1234567891011121314J JTAGGND10KR11DSP_INT010KR12DSP_IACKDSP_IACKDSP_R/WD0D2D1D3D4D5D7D6D8D9D10D11D12D13D14D15A0A1A2A3A4A6A5A7A8A10A9A11A12A13A14A15DSP_EMU0DSP_EMU1DSP_EMU0 DSP_EMU110KR110KR2GNDX_RDYHPIENA10KR3HPIENADSP_PS DSP_MSTRBDSP_DS DSP_IS DSP_TOUTC210uFC310uFC4C5GNDGNDGNDDSP_ISDSP_BDX0DSP_BFSO DSP_BFSODSP_BCLK0 DSP_BCLK0DSP_BDR0DSP_BDX1DSP_BCLK1 DSP_BCLK1DSP_BFS1 DSP_BFS1DSP_BDR110KR13HOLDDSP_RSTGND 圖 310 TMS320VC5402 的基本引腳連接 基于 DSP 的帶阻濾波器設計 22 4 帶阻濾波器的 DSP 實現(xiàn) 基于前面幾章所述，我們所設計的帶阻濾波器的性能指標為 下通帶邊緣：?? ?p ，上通帶邊緣： ?? ?p ， dBAp 1? ；下阻帶邊緣： ?? ?s ，上阻帶邊緣： ?? ?s ， dBAs 40? ；采樣頻率： HzK10Fs ? 。 并且上一章已經(jīng)介紹了實現(xiàn)帶阻濾波器的 DSP 系統(tǒng)的硬件電路設計，進而這一章我們來介紹實現(xiàn)帶阻濾波器的 CCS 軟件設計。 FFT/IFFT 算法程序及應用 FFT/IFFT在數(shù)字信號處理中是一種非常重要的算法，在 很多的應用領域，如 xDSL調(diào)制器、數(shù)字電視、手持無線接收裝置中都有用到。它可以直接用來分析信號的頻譜； 利用快速卷積求解 FIR 濾波器的輸出。 正是由于 FFT有著這些用途，并考慮到對濾波器參數(shù)的判定，以及今后繼續(xù)開發(fā)其他通訊軟件時的應用，編寫了 FFT子程序，這樣既可以直接演示信號頻譜，也可以把子程序嵌入到主程序之中，進行頻譜分析與計算 ]12[ 。 FFT 設計方法 FFT是 DFT的一個快速算法，是為了減少 DFT計算次數(shù)的一種快速有效的算法。它是將 DFT分解開來進 行運算，理論上是一致的，只是通過分解 DFT運算來達到減少運算量的目的。其突出的優(yōu)點在于能快速高效地和比較精確地完成 DFT的計算。利用一定的運算結構變換，將 N點的 DFT 轉化成多個小的點數(shù) DFT 的運算，再利用 knNW的周期性和對稱性，就能大大減少計算量。 FFT 算法將長序列的 DFT分解為短序列的DFT，比如 N點的 DFT先分解為 2個 N/2點的 DFT，每個 N/2點的 DFT又分解為 N/4點的DFT，如此這般下去就可以了。這里最小的變換點數(shù)就是基數(shù)，因此，基數(shù)為 2的 FFT算法的 最小變換或稱蝶形變換就是 2點的 DFT，是最基本的運算單位。一般 N點 FFT對應于 N個輸入樣值，有 N個頻域樣值與之對應。 DFT分解法基本上分為兩類：一類是將時間序列 ??nx (n為時間標號 )進行逐次分解，由此得到的 FFT算法稱為按時間抽取 (Decimationintime)算法；另一類是將傅立葉變換序列 ??kX (k為頻率標號 )進行分解，叫做按頻率抽取 (Decimationinfrequency)基于 DSP 的帶阻濾波器設計 23 算法。對這兩種算法，庫利 —圖基和桑德 －圖基進行了理論的推導，故又稱為庫利 —圖基 (Cooley－ Tukey)算法和桑德 —圖基 (Sande－ Tukey)算法。 DIT FFT算法是在時域內(nèi)將每一級輸入序列依次按奇 /偶分成 2個短序列進行計算的，而 DIF FFT算法是在頻域內(nèi)將每一級輸入序列依次按奇 /偶分成 2個短序列進行計算的。兩者的區(qū)別是旋轉因子出現(xiàn)的位置不同，但算法是一樣的。對每一算法，按基本的蝶形運算的構成又可分為基 基 基 8以及任意因子等的 FFT算法。不同基的