【正文】 end architecture aDspBuilder。039。139。 Delay Element Simulink Block Delays Delaysi : SDelay generic map ( LPM_WIDTH = 11, LPM_DELAY = 3, SequenceLength = 1, SequenceValue = 1) port map (dataa = A3W, clock = clock, ena = 39。 Input I/O assignment from Simulink Block Inputa A0W = Inputa。 signal A4W : std_logic_vector(8 downto 0)。 signal A0W : std_logic。 end singt。 sclrp : in std_logic:=39。 use 。DSP Builder 第 17 頁（共 19 頁） 附 錄 ： 源程序： library ieee。 [10].PRICE M,WATERS M,SANDLER M, Synthesis and Performance of a New Class of lmplementation for Highorder Recursive Digital Filter【 J】。通過這次畢業(yè)設(shè)計，將大學(xué)四年所學(xué)的理論知識和實踐應(yīng)用結(jié)合起來，對自己所學(xué)的知識有了更為理性的認(rèn)識，并進(jìn)一步了解到自身知識水平的局限，從而促使自己更加努力地汲取知識并加以消化。 6 總結(jié)及展望 經(jīng)過一個學(xué)期的努力，建立了一個 IIR 數(shù)字濾波器 模型，得到了初步的分析結(jié)果，在畢業(yè)設(shè)計中，通過接閱圖書館的書籍，利用網(wǎng)絡(luò)查找并學(xué)習(xí)了很多與 DSP Builder 有關(guān)的 軟件 , IIR 數(shù)字濾波器 相關(guān)的資料、論文和期刊，在一定程度上了解并掌握了 IIR 數(shù)字濾波器 的基礎(chǔ)知識，對 IIR 數(shù)字濾波器 、相關(guān)技術(shù)以及產(chǎn)業(yè)發(fā)展方向有了一定的了解；通過計算 機(jī)的操作，對軟件 DSP Builder 有了一定的了解 ,.在整個畢業(yè)設(shè)計中也發(fā)現(xiàn)了許多的不足和缺點。由于 Step 模塊生成了一個階躍函數(shù)，故仿真結(jié)果為 IIR 濾波器的階躍響應(yīng)，見圖 15。 G 模塊的“ Gain Value”是 G； B10 模塊為 SOS(1,1)， B11 模塊為 SOS(1,2)， B12 模塊為 SOS(1,3)； A11 模塊為 SOS(1,5)， A12 模塊為 SOS(1,6)； B20 模塊為 SOS(2,1)， B21 模塊為 SOS(2,2)， B22 模塊為 SOS(2,3)； A21 模塊為 SOS(2,5)， A22 模塊為 SOS(2,6)。圖 13 顯示的是 IIR 濾波器的相頻特性，圖 14 顯示了 IIR 濾波器的階躍響應(yīng)。 5 使用 DSP_Builder 設(shè)計 IIR濾波器 建立模型 使用 DSP_Builder 設(shè)計 IIR 濾波器 ； 4 階級聯(lián)型 IIR 濾波器設(shè)計參照下圖， 圖 10 4 階級聯(lián)型 IIR 濾波器流程圖 建立一個 4 階的級聯(lián)型 IIR 濾波器模型，該模型共由兩節(jié) 2 階直接Ⅱ型 IIR 濾波器構(gòu)成，見下圖。當(dāng)濾波器性能未達(dá)到要求時，通過多次改變零極點位置來達(dá)到要求。 ? 利用有限精度算法實現(xiàn)此系統(tǒng)函數(shù)：如運算結(jié)構(gòu)、字長的選 第 9 頁（共 19 頁） 擇等。 1 , ...,1 kkB B zH z k KA z A z???????? （ 13） 上述 4 階 IIR 濾波器用并聯(lián)形式實現(xiàn)： 圖 9 4 階 IIR 濾波器用并聯(lián)形式 并聯(lián)支路的極點 也是整個網(wǎng)絡(luò)的極點，而并聯(lián)支路的零點卻不是整個網(wǎng)絡(luò)的零點，因此并聯(lián)網(wǎng)絡(luò)能獨立的調(diào)整系統(tǒng)的極點的位置，但不能控制零點。 1 , ...,1 kkkB z B zH z k KA z A z?????? （ 11） 上述 4 階系統(tǒng)的級聯(lián)形式是： 圖 8 級聯(lián)型信號流程圖 應(yīng)該特別指出： 級聯(lián)型結(jié)構(gòu)的靈敏度特性優(yōu)于直接型和正準(zhǔn)型結(jié)構(gòu)。 由梅森公式得信號流圖： 圖 6 直接 I 型信號流程圖 整個濾波器由兩個網(wǎng)絡(luò)級聯(lián)，級聯(lián)系統(tǒng)得總的輸入輸出和子系統(tǒng)的級聯(lián)次序無關(guān)： 1 221()( ) ( )( ) ( ) ( )( ) ( ) ( )YzY z Y zH z H z H zX z X z Y z? ? ? ? （ 9） 從而上述 4 階系統(tǒng)的信號流圖級聯(lián)次序可以交換： 第 7 頁（共 19 頁） 圖 7 直接 II 型信號流程圖 級聯(lián)型結(jié)構(gòu)是將系統(tǒng)傳遞函數(shù) H(Z)寫成具有實系數(shù)的二階的乘積。 級聯(lián)型：將系統(tǒng)函數(shù)的 H(Z)因式分解為較低的二節(jié)階的乘積，每個雙二階用一個直接型實現(xiàn)，整個系統(tǒng)用雙二階的級聯(lián)實現(xiàn)。 數(shù)字濾波器的分類 數(shù)字濾波器按功能分為低通、高通、帶通、帶阻、全通濾波器。 3 數(shù)字濾波器的基本概念 數(shù)字濾波器的基本概念 數(shù)字濾波器就是對不同頻率的數(shù)字信號從頻域進(jìn)行信號分離的時序電路或器件或一段程序。 用傳統(tǒng)的軟件對其進(jìn)行分析需要很多條件，而運用 DSP_Builder軟件可以簡化很多步驟，整個的開發(fā)流層幾乎可以在同一環(huán)境中完成整個設(shè)計流程將系統(tǒng)描述和硬件實現(xiàn)有機(jī)地融為一體，充分顯示了現(xiàn)代電子設(shè)計自動化開發(fā)的特點與優(yōu)勢 。 設(shè)計 的主要意義 數(shù)字濾波在 DSP（數(shù)字信號處理）中占有重要地位。而以往 FPGA所需要傳統(tǒng)的基于硬件描述語言（ VHDL） 的設(shè)計由于 要考慮 FPGA 硬件的 ? 延時與 VHDL 遞歸算法的銜接，以及補(bǔ)碼運算和乘積結(jié)果截取等問題，相當(dāng)繁雜。應(yīng)用最廣的是線性、時不變數(shù)字濾波器 . 第 2 頁（共 19 頁） DSP Builder 軟件的簡介 FPGA 的應(yīng)用是 EDA 技術(shù)有機(jī)融合軟件硬件電子設(shè)計 技術(shù)、 SOC 和ASIC 設(shè)計，以及對自動設(shè)計與自動實現(xiàn)最典型的詮釋。數(shù)字濾波器具有高精度、高可靠性、可程控改變特性或復(fù)用、便于集成等優(yōu)點。數(shù)字濾波器是一個離 散時間系統(tǒng)（按預(yù)定的算法，將輸入離散時間信號轉(zhuǎn)換為所要求的輸出離散時間信號的特定功能裝置）。本文介紹了一個以 Altera 公司可編程邏輯芯片 Cyclone1C12 為控制核心， 利用 DSP_Builder 軟件設(shè)計 IIR 濾波器 。 關(guān)鍵詞 ： IIR； 濾波器 ； FPGA； DSP_Builder 1 引言 數(shù)字濾波器 數(shù)字濾波器 (digital filter)是由數(shù)字 乘法器、加法器和延時單元組成的一種裝置。應(yīng)用數(shù)字濾波器處理模擬信號時，首先須對輸入模擬信號進(jìn)行限帶、抽樣和模數(shù)轉(zhuǎn)換。數(shù)字濾波器在語言信號處理、圖像信號處理、醫(yī)學(xué)生物信號處理以及其他應(yīng)用領(lǐng)域都得到了廣泛應(yīng)用 [1]。 DSP Builder 是FPGA 制造商 Altera 推出得一個數(shù)字信號處理（ DSP）開發(fā)工具，它集成在 Matlab 設(shè)計環(huán)境的 Simulink 中。 對于 DSP Builder 而言，頂層的開發(fā)工具是 MATLAB/SIMULINK，整個的開發(fā)流層幾乎可以在同一環(huán)境中完成。數(shù)字濾波器按實現(xiàn)的網(wǎng)絡(luò)結(jié)構(gòu)或者從單位脈沖響應(yīng)，分為 IIR（無限脈沖響應(yīng)）和 FIR（有限脈沖響應(yīng)）濾波器。 第 3 頁（共 19 頁） 2 設(shè)計 總體方案 本文主要是利用現(xiàn)代 DSP 技術(shù)來實現(xiàn) IIR