畢業(yè)設(shè)計(jì)-基于現(xiàn)代dsp技術(shù)的iir濾波器的實(shí)現(xiàn)(參考版)
2024-12-04 13:16本頁面
【正文】 。, result(7 downto 0) = A4W(7 downto 0))。 DSP Builder Block Simulink Block Incre Increi : IncDec Generic map ( lpm_width = 8, cst_val = 00000000, lpm = 0, isunsigned = 1, SequenceLength = 1, SequenceValue = 1, direction = 0) port map ( clock = clock, sclr = sclr, ena = 39。 第 19 頁（共 19 頁） A3W(10) = 39。, sclr = sclr, result = A2W)。 Product Operator Simulink Block Producbt Producbti : AltiMult generic map ( LPM_WIDTHA = 11, LPM_WIDTHB = 1, PIPELINE = 1, one_input = 0, lpm = 1, lpm_hint = UNUSED, cst_val = 0, SequenceLength = 1, SequenceValue = 1, dspb_widthr = 12) port map ( DATAA = A1W, DATAB(0) = A0W, clock = clock, ena = 39。139。 Output I/O assignment from Simulink Block Outputb Outputbi : SBF generic map( width_inl=12, width_inr=0, width_outl=10, width_outr=0, lpm_signed=BusIsUnsigned, round=0, satur=0) 第 18 頁（共 19 頁） port map ( xin=A2W, yout=SAOutputbO)。 A4W(8) = 39。 Global reset circuitry for the input global reset sclrp sclr = sclrp。 Begin assert (10) report altversion severity Note。 signal A3W : std_logic_vector(10 downto 0)。 signal A1W : std_logic_vector(10 downto 0)。039。 architecture aDspBuilder of singt is signal SAOutputbO : std_logic_vector(9 downto 0)。 Outputb : out std_logic_vector(9 downto 0) )。039。 Entity singt is Port( clock : in std_logic。 library lpm。 library dspbuilder。 use 。FPGA。 IEE ProcVis. Image Signal Process ,1998,145(2):8－ 17。 [6].倪向東 .基于 FPGA 的四階 IIR 數(shù)字濾波器【 J】，電子技術(shù)應(yīng)用， 2021， 12：66— 69 [7].張曉光，徐釗 .IIR 數(shù)字濾波器的優(yōu)化設(shè)計(jì)和 DSP 實(shí)現(xiàn)【 J】，電子工程師，2021， 32（ 3）： 37－ 39 [8].王冬，王華 .基于 MATLAB 的 IIR 數(shù)字濾波器的設(shè)計(jì)技術(shù)【 J】，應(yīng)用能源技術(shù)， 2021， 3： 47－ 50 [9].閆健，宋立新 .改進(jìn)的直接Ⅰ型 IIR 數(shù)字濾波器的 DSP 實(shí)現(xiàn)【 J】，哈爾濱理工大學(xué)學(xué)報(bào)， 2021， 11（ 4）： 60－ 62。自己的自學(xué)與鉆研能力有所加強(qiáng)，并充分地體會(huì)到了理論和實(shí)踐之間的差距，理論結(jié)合實(shí)際的重要性，可謂受益匪淺。同過對(duì) DSP Builder 的學(xué)習(xí)和建立 IIR 數(shù)字濾波器 模型的過程，發(fā)現(xiàn)實(shí)踐是非常重要的，往往看了覺的會(huì)了在實(shí)際應(yīng)用中還是會(huì)發(fā)現(xiàn)各種各樣的問題，經(jīng)驗(yàn)是在不斷地實(shí)際操作中慢慢積累起來的，在實(shí)驗(yàn)中勇于探究和積累，才能使設(shè)計(jì)趨近完美。特別是對(duì) DSP Builder 軟件的使用上 ,發(fā)現(xiàn)比原來的困難要大的多 ,很多東西都很難找到現(xiàn)成的答案 ,很多都要靠自己的摸索 ,個(gè)中辛苦自己是最了解的了 。在 FPGA開發(fā)板上加入高頻信號(hào)源，驗(yàn)證 IIR 濾波器的高通濾波效果。 圖 15 仿真 IIR 濾波器的階躍響應(yīng) 由 Simulink 模型轉(zhuǎn)成 VHDL 文件 由 Simulink 模型轉(zhuǎn)成 VHDL打開 SingalCompiler，選定對(duì)應(yīng)器件，把模型轉(zhuǎn)成 VHDL 文件，并在 SignalCompiler 中選擇 Quartus II 進(jìn)行綜合。模型中的 Simulink 仿真模塊的參數(shù)設(shè)置如下： Step 模塊： (Step) 庫： Simulink 中 Sources 庫 參數(shù)“ Step time”設(shè)為“ 1e7” 參數(shù)“ Initial value”設(shè)為“ 0” 參數(shù)“ Final value”設(shè)為“ 1” 參數(shù)“ Sample time”設(shè)為“ 2e8” “ Interpret vector parameters as 1D”設(shè)為“√” Scope 模塊： (Scope) 庫： Simulink 中 sinks 庫 參數(shù)“ Number of Axes”為“ 2” 啟動(dòng)仿真。 設(shè)置完增益值后更新一下模型， IIR 濾波器模型的系數(shù)就全部設(shè) 第 14 頁（共 19 頁） 置完成了。 在此先把 SOS 矩陣和 G 導(dǎo)出到 Matlab 的工作區(qū) (Workspace)，設(shè)置上面級(jí)聯(lián)型 IIR 濾波器中的各個(gè)增益模塊的“ Gain Value(增益值 )”。 圖 13 IIR 濾波器 的相頻特性 圖 14 濾波器的階躍響應(yīng) 設(shè)置系數(shù) 選擇 FDATool 的“ File”菜單中的“ Export?”，導(dǎo)出 IIR 濾波器系數(shù)。 圖 12 計(jì)算 IIR 濾波器系數(shù) 設(shè)置階數(shù)為 4，輸入相關(guān)參數(shù)指標(biāo)，點(diǎn)擊“ Design Filter”按鈕完 第 13 頁（共 19 頁） 成 IIR 濾波器設(shè)計(jì)，接著打開相關(guān)分析。 z － 11a 11b 10b 12x ( n ) G 1a 21b 20＋－a 12z － 1b 11y 1 ( n ) ＋－a 22z － 1z － 1y ( n )b 21b 22 第 10 頁（共 19 頁） 圖 11 4 階級(jí)聯(lián)型 IIR 濾波器 模型中各個(gè)模塊的參數(shù)設(shè)置如下： X 模塊： (Altbus) 庫： Altera DSP Builder 中 Bus Manipulation 庫 參數(shù)“ Bus Type”設(shè)為“ signed Fractional” (有符 號(hào)小數(shù) ) 參數(shù)“ Node Type”設(shè)為“
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