【文章內(nèi)容簡介】 SRAM組成。這 3種可編程電路是：可編程邏輯模塊（ CLBConfigurable Logic Block） 、輸入 /輸出模塊（ IOBI/O Block）和互連資源（ IR—Interconnect Resource） ?？删幊踢壿嬆K CLB是實(shí)現(xiàn)邏輯功能的 基本單元，它們通常規(guī)則的排列成一個(gè)陣列，散布于整個(gè)芯片；可編程輸入 /輸出模塊（ IOB）主要完成芯片上的邏輯與外部封裝腳的接口，它通常排列在芯片的四周；可編程互連資源包括各種長度的連接線段和一些可編程連接開關(guān)，它們將各個(gè) CLB之間或 CLB、 IOB之間以及 IOB之間連接起來，構(gòu)成特定功能的電路。 一般說來，一個(gè)比較大的完整的項(xiàng)目應(yīng)該采用層次化的描述方法：分為幾個(gè)較大的模塊，定義好各功能模塊之間的接口，然后各個(gè)模塊再細(xì)分去具體實(shí)現(xiàn)，這就是 TOP DOWN（自頂向下）的設(shè)計(jì)方法。目前這種高層次的設(shè)計(jì)方法已被廣泛采用 。高層次設(shè)計(jì)只是定義系統(tǒng)的行為特征，可以不涉及實(shí)現(xiàn)工藝，因此還可以在廠家綜合庫的支持下，利用綜合優(yōu)化工具將高層次描述轉(zhuǎn)換成針對(duì)某種工藝 5 優(yōu)化的網(wǎng)絡(luò)表，使工藝轉(zhuǎn)化變得輕而易舉。 硬件設(shè)計(jì)需要根據(jù)各種性能指標(biāo)、成本、開發(fā)周期等因素，確定最佳的實(shí)現(xiàn)方案，畫出系統(tǒng)框圖，選擇芯片，設(shè)計(jì) PCB并最終形成樣機(jī)。 CPLD/FPGA軟件設(shè)計(jì)可分為兩大塊：編程語言和編程工具。編程語言主要有 VHDL和 Verilog兩種硬件描述語言；編程工具主要是兩大廠家 Altera和 Xilinx的集成綜合 EDA軟件（如 MAX+plusII、 QuartusII、 Foundation、 ISE）以及第三方工具（如 FPGA Express、 Modelsim、 Synposys SVS等）。具體的設(shè)計(jì)輸入方式有以下幾種： 。 HDL既可以描述底層設(shè)計(jì)，也可以描述頂層的設(shè)計(jì)，但它不容易做到較高的工作速度和芯片利用率。用這種方式描述的項(xiàng)目最后所能達(dá)到的性能與設(shè)計(jì)人員的水平、經(jīng)驗(yàn)以及綜合軟件有很大的關(guān)系。 。可以分為電路原理圖描述，狀態(tài)機(jī)描述和波形描述 3種形式。有的軟件 3種輸入方法都支持，如 ActiveHDL。 MAX+plusII 圖 形輸入方式只支持電路原理圖描述和波形描述兩種。電路原理圖方式描述比較直觀和高效，對(duì)綜合軟件的要求不高。一般大都使用成熟的 IP核和中小規(guī)模集成電路所搭成的現(xiàn)成電路，整體放到一片可編程邏輯器件的內(nèi)部去，所以硬件工作速度和芯片利用率很高，但是但項(xiàng)目很大的時(shí)候，該方法就顯得有些繁瑣；狀態(tài)機(jī)描述主要用來設(shè)計(jì)基于狀態(tài)機(jī)思想的時(shí)序電路。在圖形的方式下定義好各個(gè)工作狀態(tài)，然后在各個(gè)狀態(tài)上輸入轉(zhuǎn)換條件以及相應(yīng)的輸入輸出，最后生成 HDL語言描述，送去綜合軟件綜合到可編程邏輯器件的內(nèi)部。由于狀態(tài)機(jī)到 HDL語言有一種標(biāo)準(zhǔn)的對(duì)應(yīng)描述方式，所以這種輸入方式最后所能達(dá)到的工作速度和芯片利用率主要取決于綜合軟件；波形描述方式是基于真值表的一種圖形輸入方式，直接描述輸入與輸出的波形關(guān)系。這種輸入方式最后所能達(dá)到的工作速度和芯片利用率也是主要取決于綜合軟件。 基于 FPGA 設(shè)計(jì) 的方案論證 方案一： 本 系統(tǒng)的 LED 點(diǎn)陣模塊 ， 共由 16 16=256 個(gè) LED 發(fā)光二 極管組成。如何在該點(diǎn)陣模塊上顯示漢字是本文設(shè)計(jì)的關(guān)鍵技術(shù)。本 設(shè)計(jì)是采用一種 6 32 路動(dòng)態(tài)分時(shí)掃描技術(shù)來實(shí)現(xiàn)的。具體方法是 ， 將 4 個(gè) 8 8 數(shù)組的顯示模塊組合成兩個(gè) 16 行 16 列的掃描結(jié)構(gòu) 并將其串聯(lián)（如圖 所示）。其行輸入端與FPGA 內(nèi)的只讀存儲(chǔ)器 ROM 的 16 位數(shù)據(jù)輸出端口相連； 32 個(gè)列控制端與兩個(gè)416 譯碼器 A、 B 的輸出相連 ； 而譯碼器 A、 B 的輸入端和片選信號(hào)又與 FPGA內(nèi)的列掃描控制模塊的輸出端口 scan4scan0 相連。圖 為方案的結(jié)構(gòu)框圖。 圖 點(diǎn)陣顯示控制器結(jié)構(gòu) 框圖 7 方案二： VHDL 程序設(shè)計(jì)的是硬件，他和編程語言的最大區(qū)別是它可以“并發(fā)執(zhí)行”。本設(shè)計(jì)可以將 LED 顯示屏要的顯示內(nèi)容抽象成一個(gè)二維數(shù)組（數(shù)組中的‘ 1’對(duì)映點(diǎn)陣顯示屏上面的亮點(diǎn)），用 VHDL 語言設(shè)計(jì)一個(gè) 進(jìn)程將這個(gè)數(shù)組動(dòng)態(tài)顯示在 LED 顯示屏上，再利用另一個(gè)進(jìn)程對(duì)這個(gè)數(shù)組按一定頻率進(jìn)行數(shù)據(jù)更新，更新的方式可以有多種。因?yàn)閮蓚€(gè)進(jìn)程是同時(shí)進(jìn)行的（并發(fā)執(zhí)行），如果對(duì)數(shù)組中的漢字?jǐn)?shù)據(jù)按滾動(dòng)的方 式更新，則可實(shí)現(xiàn)漢字的滾動(dòng)顯示。圖 為該方案的原理圖。 方案比較： 方案一很容易實(shí)現(xiàn)，而且占用 FPGA 的資源較少。但是由于其實(shí)現(xiàn)方式的局限性，該方案只能實(shí)現(xiàn)漢字的滾動(dòng)顯示。方案二中將 LED 點(diǎn)陣抽象成了一個(gè)二維數(shù)組?？梢栽O(shè)計(jì)一些比較復(fù)雜的算法來控制這個(gè)數(shù)組，使設(shè)計(jì)的系統(tǒng)不但可以滾動(dòng)顯示漢字，還可以擴(kuò)展一些其它的顯示效果。但是方 案二中對(duì)數(shù)組的處理部分對(duì) FPGA 芯片的資源消耗太 大， 所以最終選擇方案一。 系統(tǒng) 結(jié)構(gòu)設(shè)計(jì) 系統(tǒng)的結(jié)構(gòu) 圖 是系統(tǒng)的結(jié)構(gòu)框圖。本系統(tǒng)選用的 FPGA 芯片是美國 Altera 公司的FLEX1OK 系列的 EPF10K10LC844。該芯片具有 576 個(gè)邏輯單元、 84 個(gè)引腳，72 個(gè)邏輯陣列塊、 3 個(gè)嵌人式陣列塊，是一個(gè)高集成度的 FPGA 芯片。 系統(tǒng)由 FPGA 中的掃描控制模塊、只讀存儲(chǔ)器 ROM 和 FPGA 外面的 LED 點(diǎn)陣顯示模塊、一個(gè)反相器和兩個(gè) 416 譯碼器構(gòu)成。其中， DZ1， DZ2， DZ3 ，和 DZ4 是 4 個(gè) 8 8 的 LED 點(diǎn)陣顯示模塊，由這四個(gè)模塊組合起來構(gòu)成了本系統(tǒng)16 16的 LED點(diǎn)陣顯示模塊。兩個(gè) 416譯碼器 (74LS154)和一個(gè)反相器配合 FPGA中的行掃描控制模塊共同完成了 16 16 點(diǎn)陣顯示模塊的 32 行的掃描控制。 FPGA二維數(shù)組 動(dòng)態(tài)顯示 圖 更新數(shù)組數(shù)據(jù) 8 中的只讀存儲(chǔ)器 ROM 中保存了要顯示的多幅圖像的數(shù)據(jù)，并以 8 位的數(shù)據(jù)寬度輸出到 LED 陣顯示模塊的列端，配合行掃描控制共同完成多幅圖像的 顯示。 FPGA 的頂層設(shè)計(jì) 將上述的掃描控制模塊和只讀存儲(chǔ)器 ROM 在 MAXPLUSII 的圖形編輯器中以圖 的關(guān)系構(gòu)成 頂層設(shè)計(jì)，并編譯下載到 FPGA 中，再按照?qǐng)D 所示的系統(tǒng)結(jié)構(gòu)關(guān)系構(gòu)成整個(gè)系統(tǒng)，即完成了一個(gè)基于 FPGA 的 LED 點(diǎn)陣顯示系統(tǒng)的全部設(shè)計(jì)。 圖 FPGA頂層原理圖 9 3 子模塊的設(shè)計(jì) 近幾年在數(shù)字系統(tǒng)設(shè)計(jì)領(lǐng)域出現(xiàn)了一種全新的設(shè)計(jì)技術(shù) —— 數(shù)字系統(tǒng)設(shè)計(jì)自動(dòng)化 (EDA, Electric Design Automation)技術(shù)。該技術(shù)借助計(jì)算機(jī)在圖形、數(shù)據(jù)及語言處理方面的強(qiáng)大功能，利用計(jì)算機(jī)來輔助完成數(shù)字系統(tǒng)的設(shè)計(jì)，較原來傳統(tǒng)數(shù)字系統(tǒng)設(shè)計(jì)技術(shù)有了突破性的發(fā)展。它在設(shè)計(jì) 人口方面能接受符合人們思維習(xí)慣的高級(jí)硬件描述語言 (如 VHDL)和原來人們已經(jīng)習(xí)慣的邏輯圖輸人。并通過EDA 工具軟件將其轉(zhuǎn)換成能被可編程邏輯器件接受的數(shù)據(jù)，將此數(shù)據(jù)下載到支持該技術(shù)的可編程邏輯器件 (如 FPGA)上，使其成為一個(gè)具有設(shè)計(jì)要求功能的大規(guī)模集成電路芯片。該技術(shù)具有系統(tǒng)設(shè)計(jì)效率高、集成度好、保密性強(qiáng)、易于修改、易于實(shí)現(xiàn)等優(yōu)點(diǎn)，因此而成為當(dāng)今數(shù)字系統(tǒng)設(shè)計(jì)的主流技術(shù)。 本文利用此技術(shù)設(shè)計(jì)一個(gè) LED 點(diǎn)陣顯示系統(tǒng)。系統(tǒng)利用 FPGA 內(nèi)部的物理資源，將只讀存儲(chǔ)器 ROM 和主要功能模塊設(shè)計(jì)在 FPGA 內(nèi)部。充分顯示了 EDA技術(shù)設(shè)計(jì)的靈活性，同時(shí)也大大提高了系統(tǒng)的集成度和穩(wěn)定性。 掃描控制模塊 LED 點(diǎn)陣原理 以下為 8 8 點(diǎn)陣 LED 外觀及引腳圖及其等效電路，只要其對(duì)應(yīng)的 X、 Y 軸順向偏壓，即可使 LED 發(fā)亮。例如如果想使左上角 LED 點(diǎn)亮，則 Y0=1， X0=0即可。應(yīng)用時(shí)限流電阻可以放在 X 軸或 Y 軸。 圖 8 8 點(diǎn)陣 LED 外觀圖 10 點(diǎn)陣 LED 掃描法介紹 點(diǎn)陣 LED 一般采用掃描式顯示，實(shí)際運(yùn)用分為三種方式： （ 1）點(diǎn)掃描 （ 2）行掃描 （ 3）列掃描 若使用第一種方式，其掃描頻率必須大于 16 64=1024Hz，周期小于 1ms 即可。若使用第二和第三種方式，則頻率必須大于 16 8=128Hz，周期小于 即可符合視覺暫留要求。此外一次驅(qū)動(dòng)一列或一行（ 8 顆 LED）時(shí)需外加驅(qū)動(dòng)電路提高電流，否則 LED 亮度會(huì)不足。 漢字的存儲(chǔ) 用動(dòng)態(tài)分時(shí)掃描技術(shù)使 LED 點(diǎn)陣模塊顯示圖像 ， 需要進(jìn)行兩步工作。第一步是獲得數(shù)據(jù)并保存 ， 即在存貯器中建立漢字?jǐn)?shù)據(jù)庫。第二步是在掃描模塊的控制下 ， 配合行掃描的次序正確地輸出這些數(shù)據(jù)。獲得圖像數(shù)據(jù)的步驟是 ， 先將要顯示的每一幅圖像畫在一個(gè)如圖 所示的被分成 16 16共 256 個(gè)小方格的矩形框中 ， 再在有筆劃下落處的小方格里填上“ 1” ， 無筆劃處填上“ 0” ， 這樣就形成了與這個(gè)漢字所對(duì)應(yīng)的二進(jìn)制數(shù)據(jù)在該矩形框上的分布 ， 再將此分布關(guān)系以 32 16 的數(shù)據(jù)結(jié)構(gòu)組成 64 個(gè)字節(jié)的數(shù)據(jù) ， 并保存在只讀存貯器 ROM 中。以這種方式將若干個(gè)漢字的數(shù)據(jù)貯存在存貯器內(nèi) ， 就完成了圖像數(shù)據(jù)庫的建立工作。 圖 8 8點(diǎn)陣 LED等效圖 11 然后，依次對(duì)多漢字抽取像素信息，并按序排隊(duì)存放起來，便可得到一個(gè)待顯示數(shù)據(jù)序列。將這個(gè)序列存到 ROM 中進(jìn)一步通過尋址的方法來控制該數(shù)據(jù)序列的釋放過程，就可實(shí)現(xiàn)在 LED 發(fā)光二極管點(diǎn)陣上滾 動(dòng)顯示多漢字信息的目的。 由圖 可知，某一時(shí)刻能在顯示數(shù)據(jù)序列中定位待顯示數(shù)據(jù)的地址指針可用下式計(jì)算： addr=n+m (式 ) 漢字的顯示 第二步工作的步驟是 ： 先在掃描模塊的控制下 ， 由地址線確定每次由 ROM送出某一列的 16 個(gè) LED 所要顯示的漢字的控制字節(jié)數(shù)據(jù) ， 同時(shí)由掃描模塊輸出的 5 位掃描碼經(jīng)兩個(gè) 416 譯碼器解碼后決定相應(yīng)的某一列可以被點(diǎn)亮，而另外31 列都不能被點(diǎn)亮。該狀態(tài)持續(xù)約 毫秒后 ， 就接著進(jìn)行下一行的掃描。當(dāng)完成了一 次 32 行的掃描后，也就完成了一幀畫面的顯示。重復(fù)上述過程不斷修改圖 滾動(dòng)顯示多漢字信息的原理示意圖 圖 16 16LED 點(diǎn)陣模塊 12 ROM 的地址區(qū)間的起始地址 ， 轉(zhuǎn)向下一幅畫面的數(shù)據(jù)傳送和顯示。如此進(jìn)行 ，就可以在 LED 點(diǎn)陣模塊上滾動(dòng)顯示 ROM 中存儲(chǔ)的漢字。 掃描控制模塊 VHDL 程序： LIBRARY IEEE。 USE 。 USE 。 USE 。 ENTITY sc IS PORT (clk,reset： IN STD_LOGIC。 addr: OUT_STD_LOGIC(7 DOWNTO 0)。 scan： OUT_STD_LOGIC(4 DOWNTO 0) )。 END sc。 ARCHITECTURE CORN_ARC OF sc