【文章內(nèi)容簡(jiǎn)介】 coutt : OUT STD_LOGIC)。 END ENTITY quen4b。 ARCHITECTURE one OF quen4b IS COMPONENT TESTCTL PORT ( CLKK : IN STD_LOGIC。 CNT_EN,RST_CNT,LOAD : OUT STD_LOGIC)。 END COMPONENT。 COMPONENT t10 PORT (clk : IN STD_LOGIC。 clr : IN STD_LOGIC。 enb : IN STD_LOGIC。 outy : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 cout : OUT STD_LOGIC)。 END COMPONENT。 COMPONENT REG4B PORT ( LOAD : IN STD_LOGIC。 DIN : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 DOUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) )。 END COMPONENT。 SIGNAL a_ena, b_rst,c_load,cout1,cout2,cout3 : STD_LOGIC。 SIGNAL outy1,outy2,outy3,outy4 : STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN u1 : TESTCTL PORT MAP(clkk=clkin, CNT_EN=a_ena, RST_CNT=b_rst, LOAD=c_load)。 u2 : t10 PORT MAP(clk=fin, clr=b_rst, enb=a_ena, outy=outy1, cout=cout1)。 u3 : t10 PORT MAP(clk=cout1, clr=b_rst, enb=a_ena, outy=outy2, cout=cout2)。 u4 : t10 PORT MAP(clk=cout2, clr=b_rst, enb=a_ena, outy=outy3, cout=cout3)。 u5 : t10 PORT MAP(clk=cout3, clr=b_rst, enb=a_ena, outy=outy4, cout=coutt)。 u6 : REG4B PORT MAP(LOAD=c_load, DIN=outy1, DOUT=out1)。 u7 : REG4B PORT MAP(LOAD=c_load, DIN=outy2, DOUT=out2)。 u8 : REG4B PORT MAP(LOAD=c_load, DIN=outy3, DOUT=out3)。 u9 : REG4B PORT MAP(LOAD=c_load, DIN=outy4, DOUT=out4)。 END ARCHITECTURE one。 四位十進(jìn)制頻率計(jì)仿真波形（ clkin:1s， fin:300us） 四位十進(jìn)制頻率 管腳鎖定 實(shí)驗(yàn)?zāi)Ｊ剑?NO： 5 設(shè)計(jì)實(shí)體 I/O 標(biāo)識(shí) I/O 來(lái)源 /去向 信號(hào)名 芯片管腳序號(hào) clkin Clock1 Clock1 55 fin Clock0 Clock0 54 out1 數(shù)碼管 1 PIO16~PIO19 30~33 out2 數(shù)碼管 2 PIO20~PIO23 36~39 out3 數(shù)碼管 3 PIO24~PIO27 4 4 6 67 out4 數(shù)碼管 4 PIO28~PIO31 6 6 70、 72 coutt 二極管 D1 PIO8 20 實(shí)驗(yàn) 七 數(shù)字秒表 VHDL 文本輸入設(shè)計(jì)。 實(shí)驗(yàn)?zāi)康? 熟悉 Quartus II 的使用。 學(xué)習(xí)時(shí)序電路的設(shè)計(jì)、仿真和硬件測(cè)試，進(jìn)一步熟悉 VHDL 設(shè)計(jì)技術(shù)。 實(shí)驗(yàn)儀器 電腦， 實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng) 設(shè)計(jì)任務(wù) 設(shè)計(jì)一個(gè)計(jì)時(shí)范圍為 秒 ~1 小時(shí)的數(shù)字秒表，應(yīng)具有停表、恢復(fù)、清零功能。 實(shí)驗(yàn)要求 畫(huà)出 系統(tǒng)的原理框圖，說(shuō)明系統(tǒng)中各主要組成部分的功能。 編寫(xiě)各個(gè) VHDL 源程序。 根據(jù)選用的軟件編好用于系統(tǒng)仿真的測(cè)試文件。 根據(jù)選用的軟件及 EDA實(shí)驗(yàn)開(kāi)發(fā)裝置編好用于硬件驗(yàn)證的管腳鎖定文件。 記錄系統(tǒng)仿真、硬件驗(yàn)證結(jié)果。 記錄實(shí)驗(yàn)過(guò)程中出現(xiàn)的問(wèn)題及解決辦法。 實(shí)驗(yàn)內(nèi)容 3MHz→ 100Hz分頻器（ ） LIBRARY IEEE。 USE 。 ENTITY CLKGEN IS PORT(CLK: IN STD_LOGIC。 NEWCLK: OUT STD_LOGIC)。 END ENTITY CLKGEN。 ARCHITECTURE ART OF CLKGEN IS SIGNAL CNTER:INTEGER RANGE 0 TO 1059999。 BEGIN PROCESS(CLK)IS BEGIN IF CLK39。EVENT AND CLK=39。139。THEN IF CNTER=1029999 THEN CNTER=0。 ELSE CNTER=CNTER+1。 END IF。 END IF。 END PROCESS。 PROCESS(CNTER)IS BEGIN IF CNTER=1029999 THEN NEWCLK=39。139。 ELSE NEWCLK=39。039。 END IF。 END PROCESS。 END ARCHITECTURE ART。 六進(jìn)制計(jì)數(shù)器（ ） LIBRARY IEEE。 USE 。 USE 。 ENTITY CNT6 IS PORT(CLK:IN STD_LOGIC。 CLR:IN STD_LOGIC。 ENA:IN STD_LOGIC。 CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 CARRY_OUT:OUT STD_LOGIC)。 END ENTITY CNT6。 ARCHITECTURE ART OF CNT6 IS SIGNAL CQI:STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN PROCESS(CLK,CLR,ENA)IS BEGIN IF CLR=39。139。THEN CQI=0000。 ELSIF CLK39。EVENT AND CLK=39。139。THEN IF ENA=39。139。THEN IF CQI=0101THEN CQI=0000。 ELSE CQI=CQI+39。139。 END IF。 END IF。 END IF。 END PROCESS。 PROCESS(CQI)IS BEGIN IF CQI=0000THEN CARRY_OUT=39。139。 ELSE CARRY_OUT=39。039。 END IF。 END PROCESS。 CQ=CQI。 END ARCHITECTURE ART。 十進(jìn)制計(jì)數(shù)器（ ） LIBRARY IEEE。 USE 。 USE 。 ENTITY CNT10 IS PORT(CLK:IN STD_LOGIC。 CLR:IN STD_LOGIC。 ENB:IN STD_LOGIC。 OUTY:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 COUT:OUT STD_LOGIC)。 END ENTITY CNT10。 ARCHITECTURE ART OF CNT10 IS SIGNAL CQI:STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN PROCESS(CLK,CLR,ENB)IS BEGIN IF CLR=39。139。THEN CQI=0000。 ELSIF CLK39。EVENT AND CLK=39。139。THEN IF ENB=39。139。THEN IF CQI=1001THEN CQI=0000。 ELSE CQI=CQI+39。139。 END IF。 END IF。 END IF。 END PROCESS。 PROCESS(CQI)IS BEGIN IF CQI=0000THEN COUT=39。139。 ELSE COUT=39。039。 END IF。 END PROCESS。 OUTY=CQI。 END ARCHITECTURE ART。 數(shù)字秒表（ ） LIBRARY IEEE。 USE 。 ENTITY TIMES IS PORT(CLR:IN STD_LOGIC。 CLK:IN STD_LOGIC。 ENA:IN STD_LOGIC。 DOUT:OUT STD_LOGIC_VECTOR(23 DOWNTO 0))。 END ENTITY TIMES。 ARCHITECTURE ART OF TIMES IS COMPONENT CLKGEN IS PORT(CLK:IN STD_LOGIC。 NEWCLK:OUT STD_LOGIC)。 END COMPONENT CLKGEN。 COMPONENT CNT10 IS PORT(CLK,CLR,ENB:IN STD_LOGIC。 OUTY:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 COUT:OUT STD_LOGIC)。 END COMPONENT CNT10。 COMPONENT CNT6 IS PORT(CLK,CLR,ENA:IN STD_LOGIC。 CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 CARRY_OUT:OUT STD_LOGIC)。 END COMPONENT CNT6。 SIGNAL S0:STD_LOGIC。 SIGNAL S1,S2,S3,S4,S5:STD_LOGIC。 BEGIN U0:CLKGEN PORT MAP(CLK=CLK,NEWCLK=S0)。 U1:CNT10 PORT MAP(S0,CLR,ENA,DOUT(3 DOWNTO 0),S1)。 U2:CNT10 PORT MAP(S1,CLR,ENA,DOUT(7 DOWNTO 4),S2)。 U3:CNT10 PORT MAP(S2,CLR,ENA,DOUT(11 DOWNTO 8),S3)。 U4:CNT6 PORT MAP(S3,CLR,ENA,DOUT(15 DOWNTO 12),S4)。 U5:CNT10 PORT MAP(S4,CLR,ENA,DOUT(19 DOWNTO 16),S5)。 U6:CNT6 PORT MAP(S5,CLR,ENA,DOUT(23 DOWNTO 20))。 END ARCHITECTURE ART。 數(shù)字秒表 管腳鎖定 實(shí)驗(yàn)?zāi)Ｊ剑?NO： 5 設(shè)計(jì)實(shí)體 I/O 標(biāo)識(shí) I/O 來(lái)源 /去向 信號(hào)名 芯片管腳序號(hào) clr 鍵 1 PIO0 8 ena 鍵 2 PIO1 9 clk Clock0 Clock0 54 Dout(0)dout(3) 數(shù)碼管 1 PIO16~PIO19 30~33 Dout(4)dout(7) 數(shù)碼管 2 PIO20~PIO23 36~39 Dout(8)dout(11) 數(shù)碼管 3 PIO24~PIO27 4 4 6 67 Dout(12)dout(15) 數(shù)碼管 4 PIO28~PIO31 6 6 70、 72 Dout(16)dout(19) 數(shù)碼管 5 PIO32~PIO35 7 7 7 80 Dout(20)dout(23) 數(shù)碼管 6 PIO36~PIO39 8 8 8 86 實(shí)驗(yàn) 八 用狀態(tài)機(jī)實(shí)現(xiàn)序列檢測(cè)器的設(shè)計(jì) 一、實(shí)驗(yàn)?zāi)康模? 掌握狀態(tài)機(jī)的編程方法和步驟； 掌握用狀態(tài)機(jī)設(shè)計(jì)序