eda技術(shù)實(shí)驗(yàn)指導(dǎo)書畢業(yè)論文(編輯修改稿)
2025-07-16 14:05 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 0110110010101011100111111根據(jù)表31便可寫出邏輯函數(shù)表達(dá)式： 全加功能的硬件實(shí)現(xiàn)方法有多種，例如：可以把全加和看作是Ai與Bi的半加和Hi與進(jìn)位輸入Ci1的半加和來(lái)實(shí)現(xiàn)。多位全加器就是在一位的原理上擴(kuò)展而成的。集成電路全加器有7480、7487483等。三、實(shí)驗(yàn)連線全加器的三個(gè)輸入端子是a、b、cin，分別代表 Ai、Bi、Ci1對(duì)應(yīng)底板的SWSWSW3；兩個(gè)輸出端子是co、sum,分別代表Ci 、Si。對(duì)應(yīng)IOIO10。功能選擇位M[3..0]狀態(tài)為0001，即16位撥碼SW1—SW16被選中輸出到總線D[15..0]。實(shí)驗(yàn)接線：IO9，IO10連接L1，L2 (L1L8，LED為高電平點(diǎn)亮)撥動(dòng)SWSWSW3，觀察LL2的變化。四、實(shí)驗(yàn)記錄 按照下表填寫實(shí)驗(yàn)結(jié)果。輸入輸出實(shí)驗(yàn)結(jié)果Ci1BiAiSiCiSiCi0000000110010100110110010101011100111111實(shí)驗(yàn)四 全減器一、實(shí)驗(yàn)?zāi)康脑O(shè)計(jì)并實(shí)現(xiàn)一個(gè)一位的全減器。二、實(shí)驗(yàn)原理半減器（被減數(shù)）Ai（減數(shù)）Bi（差）Di（借位出）Ci減法器實(shí)現(xiàn)求兩個(gè)二進(jìn)制數(shù)的差。按照是否考慮低位的借位，可分為半減器和全減器。半減器不考慮低位向本位的借位。一位半減器由兩個(gè)輸入、兩個(gè)輸出，如圖41所示。圖41 一位半減器示意圖它的真值表見表41。 表41 半減器真值表輸入輸出BiAiDiCi0000011110101100由真值表可得到函數(shù)表達(dá)式： 全減器考慮低位向本位的借位。一位全減器有三個(gè)輸入、兩個(gè)輸出，見圖42。圖中的“借位入”即低位向本位的借位，也就是低位的“借位出”。（減數(shù)）Bi全減器（被減數(shù)）Ai（借位入）Ci1（差）Si(N1..0)（借位出）Ci圖42 一位全減器示意圖被減數(shù)用Ai表示、減數(shù)用Bi表示、來(lái)自低位的借位用Gi1表示、差用Di表示、向相鄰高位的借位用Gi表示。可得到全減器的真值表如表42所示。表42為一位全減器真值表，由此表可寫出一位全減器的函數(shù)表達(dá)式： 表42 全減器真值表輸入輸出Ai BiCi1DiCi0000010010010111100000111101000110111111三、實(shí)驗(yàn)連線全減器實(shí)驗(yàn)輸入管腳是a、b、din，分別代表Ai、Bi、Ci1，分別對(duì)應(yīng)SW1，SW2，SW3；輸出信號(hào)接發(fā)光二極管輸出管腳是sub、dout，分別代表Di、Ci分別對(duì)應(yīng)IO9，IO10。實(shí)驗(yàn)接線：IO9，IO10用導(dǎo)線連接到兩位LED上，LED為高電平點(diǎn)亮。功能選擇位M[3..0]狀態(tài)為0001，即16位撥碼SW1—SW16被選中輸出到總線D[15..0]。改變撥碼開關(guān)SW1，SW2，SW3的狀態(tài)，觀察實(shí)驗(yàn)結(jié)果。四、實(shí)驗(yàn)記錄輸入輸出實(shí)驗(yàn)結(jié)果Ai BiCi1DiCiDiCi0000010010010111100000111101000110111111實(shí)驗(yàn)五 數(shù)據(jù)比較器一、實(shí)驗(yàn)?zāi)康脑O(shè)計(jì)并實(shí)現(xiàn)一個(gè)4位二進(jìn)制數(shù)據(jù)比較器。二、實(shí)驗(yàn)原理二進(jìn)制比較器是提供關(guān)于兩個(gè)二進(jìn)制操作數(shù)間關(guān)系信息的邏輯電路。兩個(gè)操作數(shù)的比較結(jié)果有三種情況：A等于B、A大于B和A小于B?？紤]當(dāng)操作數(shù)A和B都是一位二進(jìn)制數(shù)時(shí)，構(gòu)造比較器的真值表見表71。輸出表達(dá)式如下：AEQB=A’B’+AB=(AB)’AB=AB’AB=A’B 表51 一位比較器的真值表輸入輸出ABA=BABAB00100010011001011100在一位比較器的基礎(chǔ)上，我們可以繼續(xù)得到兩位比較器，然后通過(guò)“迭代設(shè)計(jì)”得到4位的數(shù)據(jù)比較器。對(duì)于4位比較器的設(shè)計(jì)，我們可以通過(guò)原理圖輸入法或VHDL描述來(lái)完成，其中用VHDL語(yǔ)言描述是一種最為簡(jiǎn)單的方法。下面是一個(gè)3位比較器的VHDL描述：library ieee。use 。use 。entity p isport(a,b: in std_logic_vector(2 downto 0)。 sel_f: in std_logic_vector(1 downto 0)。 q: out Boolean)。 end。 architecture a of p isbegin process(sel_f,a,b) begin case sel_f is when”00” = q = a=b。 when”01” = q = ab。 when”10” = q = ab。 when others = q =false。 end case。 end process。end a。三、實(shí)驗(yàn)連線輸入信號(hào)有A0～AB0～BCLK和RST，其中A0～A3和B0～B3代表兩路相互比較的數(shù)；輸出信號(hào)有AEQB（A=B）、AGTB（AB）、ALTB(AB)。改變撥碼開關(guān)的狀態(tài)，觀察實(shí)驗(yàn)結(jié)果。a對(duì)應(yīng)SW1—SW4b對(duì)應(yīng)SW5—SW8CLK對(duì)應(yīng)CPU板上的時(shí)鐘(OSC)，RST對(duì)應(yīng)CPU板上的復(fù)位(RESET)，這兩個(gè)管腳為CPU板上系統(tǒng)功能引腳，已在CPU板上連接。AGTB ,AEQB ,ALTB分別對(duì)應(yīng)IO9—IO11 實(shí)驗(yàn)接線：IO9—IO11用導(dǎo)線連接L1—L3，LED低電平點(diǎn)亮功能選擇位M[3..0]狀態(tài)為0001，即16位撥碼SW1—SW16被選中輸出到總線D[15..0]四、實(shí)驗(yàn)記錄同前面實(shí)驗(yàn)，對(duì)比較器造表，得到其真值表，并分析其運(yùn)算結(jié)果的正確性。實(shí)驗(yàn)六 多路數(shù)據(jù)選擇器一、實(shí)驗(yàn)?zāi)康脑O(shè)計(jì)并實(shí)現(xiàn)一個(gè)八選1多路數(shù)據(jù)選擇器。二、實(shí)驗(yàn)原理在VHDL語(yǔ)言中描述一個(gè)2選一的多路選擇器的方法有多種，例如：在一個(gè)進(jìn)程中使ifwhenelse語(yǔ)句；在一個(gè)進(jìn)程中case語(yǔ)句；使用with select構(gòu)造或使用結(jié)構(gòu)VHDL。推薦的使用方法是使用when else構(gòu)造，這樣在VHDL代碼中只用1行就可以描述2選1多路選擇器。例如：library ieee。use 。entity mux2 is port(a,b,sel:in std_logic。 q :out std_logic)。end。architecture a of mux2 isbegin q = a when sel=’0’ else b。end。但我們?cè)诿枋鲆粋€(gè)8選1的多路選擇器時(shí)，若采用同樣的方法，則就需要許多行VHDL代碼，此時(shí)我們可以在進(jìn)程中使用case語(yǔ)句會(huì)很清晰，但無(wú)論使用哪一種描述方法，綜合得到的結(jié)果是相同的。三、實(shí)驗(yàn)連線輸入信號(hào)DATA0～DATA7對(duì)應(yīng)SW1—SW8， S0～S2對(duì)應(yīng)SW9—SW11；輸出信號(hào)Z對(duì)應(yīng)IO9。實(shí)驗(yàn)接線：IO9用導(dǎo)線連接L1，LED高電平點(diǎn)亮功能選擇位M[3..0]狀態(tài)為0001，即16位撥碼SW1—SW16被選中輸出到總線D[15..0]。改變撥碼開關(guān)的狀態(tài)，觀察實(shí)驗(yàn)結(jié)果。四、實(shí)驗(yàn)記錄同前面實(shí)驗(yàn)，對(duì)選擇器造表，得到真值表，分析其運(yùn)算結(jié)果的正確性。實(shí)驗(yàn)七 編碼器一、實(shí)驗(yàn)?zāi)康脑O(shè)計(jì)并實(shí)現(xiàn)一個(gè)83優(yōu)先編碼器。二、實(shí)驗(yàn)原理常用的編碼器有：42編碼器、83編碼器、164編碼器，下面我們用一個(gè)83編碼器的設(shè)計(jì)來(lái)介紹編碼器的設(shè)計(jì)方法。83編碼器如圖91所示，其真值表如表71。圖71 83編碼器表71 83優(yōu)先編碼器真值表輸入輸出EIN0N1N2N3N4N5N6N7NA2NA1NA0NGSNEON1XXXXXXXX11111011111111111100XXXXXXX0000010XXXXXX01001010XXXXX011010010XXXX0111011010XXX01111100010XX011111101010X01111111100100111111111101整個(gè)編碼器的VHDL語(yǔ)言描述如下：LIBRARY IEEE。USE 。ENTITY ENCODE IS PORT(D: IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 EIN: IN STD_LOGIC。 A0N,A1N,A2N,GSN,EON: OUT STD_LOGIC)。END ENCODE。ARCHITECTURE A OF ENCODE ISSIGNAL Q: STD_LOGIC_VECTOR(2 DOWNTO 0)。BEGINA0N =Q(0)。 A1N=Q(1)。 A2N=Q(2)。 PROCESS(
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