【文章內(nèi)容簡介】 lone 器件 Cyclone現(xiàn)場可編程門 陣列系列基于 、 m全銅層 SRAM工藝，其密度增加至 20200個邏輯元件（ LE）， RAM增加至 228KB。它具有生成時鐘的鎖相環(huán)以及 DDR SDR和快速 RAM（ FCRAM）存儲器所需的專用雙數(shù)據(jù)率（ DDR）接口等。 Cyclone器件支持多種 I/O 標(biāo)準(zhǔn)，包括 640Mbps的LVDS，以及頻率為 33MHz和 66MHz、數(shù)據(jù)寬度為 32位和 64 位的 PCI。 新型可編程架構(gòu) Cyclone系列器件基于一種全新的低成本架構(gòu)，從設(shè)計之初就充分考慮了成本的節(jié)省問題，因此可以為價格敏感的應(yīng)用提供全 新的可編程的解決方案。 低成本 FPGA的設(shè)計過程要面臨許多的挑戰(zhàn)，其中最具挑戰(zhàn)性的就是如何在性能、特性以及價格中間找到一個合適的定位。 FPGA 設(shè)計師必須找到一個平衡點，以確保在可編程片上系統(tǒng)（ SOPC）方案中既可以提供充足的邏輯單元和存儲器容易，又不會使價格過高。 Cyclone器件設(shè)計時選擇了較小的封裝形式，以提供給用戶足夠的 I/O管腳和良好的功耗特性。在此基礎(chǔ)上，根據(jù)封裝的物理尺寸定義裸片連接點的最大尺寸，裝入盡可能多的邏輯結(jié)構(gòu)和存儲器塊，從而保證每種封裝都裝入最多的邏輯資源。 Cyclone架構(gòu)如圖 3所示，垂直結(jié)構(gòu)的邏輯單元（ LE）、嵌入式存儲塊和鎖相環(huán)（ PLL）周圍環(huán)繞著 I/O 單元（ IOE），高效的內(nèi)部連續(xù)和低延時的時鐘網(wǎng)絡(luò)保證了每個結(jié)構(gòu)單元之間時鐘和數(shù)據(jù)信號的連通性。 器件周圍分區(qū)工作的 I/O 單元被劃分為不同的 I/O 塊。這些 I/O塊支持一系列單端和差分I/O電平標(biāo)準(zhǔn)，包括 SSTL SSTL3以及最高 311Mbps的 LVDS接口標(biāo)準(zhǔn)。每個 I/O單元包含有3 個寄存器，以實現(xiàn)雙倍數(shù)據(jù)速率（ DDR）的應(yīng)用，另外還包含其他的 I/O特性相關(guān)電路，如總線驅(qū)動能力可編程、總線保持以及電平擺率可編程等。 圖 3 EP1C20器件平面圖 I/O塊配備了專門的外部存儲器接口電路。該接口電路大大簡化了與外部存儲器（包括 DDR SDRAM和 FCRAM器件）的數(shù)據(jù)交換過程，可以達(dá)到 266Mbps（ 133MHz時鐘頻率）的最大數(shù)據(jù)交換速率 。 Cyclone器件支持 32B/66MHz PCI接口。每個 I/O單元提供從管腳到 FPGA內(nèi)核的多條路徑，以便器件滿足相關(guān)的建立和保持時間。 Cyclone器件的容量最小為 2910個邏輯單元及 59904B存儲器，最大為 20200個邏輯單元和邏輯陣列 塊 (ALB) M4K RAM塊 I/O單元 PLLs EDA 實驗指導(dǎo)書 7 294912B存儲器。 所有 Cyclone 器件由最多 8 個全局時鐘線組成的全局時鐘網(wǎng)絡(luò)驅(qū)動。從器件的任何位置都可以訪問這些時鐘線，它們的驅(qū)動源可以是輸入引腳、鎖相環(huán)的輸出時鐘、 DDR/PCI接口的輸入信號以及內(nèi)部邏輯生成的輸出信號，如圖 4所示。 圖 4 Cyclone器件時鐘網(wǎng)絡(luò) 嵌入式存儲資源 Cyclone器件為在 FPGA上實現(xiàn)低成本的數(shù)字信號處理（ DSP）系統(tǒng)提供了一個理想的平臺。它為設(shè)計工程師提供了靈活的硬件解決方案，能夠?qū)崿F(xiàn)設(shè)計中所需的多個乘法器。 Cyclone器件中的 M4K塊可用來實現(xiàn)軟乘法器，以滿足圖像處理、音頻處 理和消費類電子系統(tǒng)的需要。軟乘法器可以根據(jù)所需數(shù)據(jù)位寬、系數(shù)位寬來定制，并且根據(jù)需要選擇精度。 利用 M4K 塊，可采用并行乘法方式或分布式運(yùn)算方式來實現(xiàn)不同數(shù)據(jù)寬度的軟乘法器。這兩種不同的實現(xiàn)方法提供了等待時間、存儲器利用率和乘法器尺寸上的靈活性。圖 5 顯示了使用 Cyclone FPGA 的 M4K 塊并采用分布式運(yùn)算方式實現(xiàn)的有限脈沖響應(yīng)（ FIR）濾波器。表 26匯總了在 Cyclone器件的 M4K塊中可以實現(xiàn)的乘法器的數(shù)量。 圖 5 用 M4K塊采用分布式算法實現(xiàn) FIR濾波器 表 26 在 M4K塊中實現(xiàn) 18 18位乘法器 器件 M4K 塊的數(shù)量 用 M4K 塊可實現(xiàn)的乘法器的數(shù)量 EP2C5 13 5 EP1C4 17 6 EP1C6 20 7 EP1C12 52 20 EP1C20 64 25 專用外部存儲接口電路 DDR SDRAM擁有與 SDR相同的結(jié)構(gòu)，但是在時鐘的上升沿和下降沿都傳輸數(shù)據(jù)，從而使數(shù)據(jù)交換的帶寬加倍。 FCRAM 則是一種延遲時間較低、基于 SRAM功能架構(gòu)的存儲器件。在大容量、低功耗的應(yīng)用環(huán)境下， FCRAM提供了更好的性能。與 SDRAM類似， FCRAM支持在 時鐘的上下兩個沿進(jìn)行數(shù)據(jù)交換，適用于流水線存儲和預(yù)置數(shù)所操作，與 SDRAM 架構(gòu)的存儲器相比，所需的訪問時鐘周期大大減少。 Cyclone 器件通過片內(nèi)內(nèi)嵌的專用接口電路實現(xiàn)與雙數(shù)據(jù)速率（ DDR） SDRAM 和 FCRAM 以及單數(shù)據(jù)速率（ SDR） SDRAM 器件進(jìn)行快速可靠的數(shù)據(jù)交換，最高速率可達(dá)到 266Mbps。如果再結(jié)合針對 Cyclone器件優(yōu)化的即取即用的 IP（ Intellectual Property）控制器核，工程師可以在18 7 7 21 21 22 40 數(shù)據(jù)存儲 乘法器 □ 寄存器 加法和乘累加 EDA 實驗指導(dǎo)書 8 幾分鐘之內(nèi)將一個 SDRAM和 FCRAM的功能合并到一個系統(tǒng)之中。 如圖 6所示，所有 Cyclone器件使用優(yōu)化的 I/O引腳實現(xiàn)與 DDR SDRAM、 FCRAM器件的接口連接。每一個 I/O區(qū)包含兩套接口信號引腳，每套引腳含 1個數(shù)據(jù)采樣信號（ DQS）引腳和 8個關(guān)聯(lián)數(shù)據(jù)（ DQ）引腳。這些引腳采用 SSTL2 Class II 電平標(biāo)準(zhǔn)來實現(xiàn)和外部存儲器件的高速數(shù)據(jù)傳輸。每個器件最多可支持 48個 DQ引腳和對應(yīng) 8個 DQS引腳，支持一個 32位寬的具有糾錯能力的雙列存儲器模塊（ DIMM）。 圖 7 顯示了從外部存儲器讀取一個單一比特數(shù)據(jù)的讀操作。 DQS信號位于輸入的 DQ 信號的中央，用來驅(qū)動器件內(nèi)的全局時鐘網(wǎng)絡(luò)。 DQ信號在時鐘的上、下沿被 FGPA的寄存器采樣，并使用第二組上升沿采樣的內(nèi)部寄存器使之與系統(tǒng)時鐘同步。 圖 6 DQS和 DQ信號引腳 圖 7 外部存儲器讀操作 圖 8顯示了往外部存儲器寫入一個比特數(shù)據(jù)的寫操作。輸出給外部存儲器件的 DQS信號與輸出的數(shù)據(jù)信號有 90176。的相移，輸出使能邏輯用來滿足前后緩沖的時序要求 。 圖 8 外部存儲器件寫操作 DQS 信號 引腳 相關(guān)的 DQ 信號引腳 器件的底邊 來自外問存儲器 的數(shù)據(jù) 捕獲寄存器 同步寄存器 系統(tǒng)時鐘 全局時鐘復(fù)用 全局時鐘網(wǎng)絡(luò) DQS 與 DQ 的中心對齊 DQS DQ A B DQS DQ A B VCC GND 輸出使能 輸出使能 系統(tǒng) 時鐘 同相輸出 相移輸出 數(shù)據(jù)送至外部存儲器 PLL EDA 實驗指導(dǎo)書 9 通過一套寄存器和輸出多路復(fù)用器，數(shù)據(jù) A和數(shù)據(jù) B在時鐘的上、下兩個沿合成 DQ信號，輸出給外部存儲器件，該時鐘和 內(nèi)部系統(tǒng)時鐘同步。 支持的接口及協(xié)議 Cyclone器件支持多種串行總線和網(wǎng)絡(luò)接口，還支持廣泛的通信協(xié)議，如以太網(wǎng)協(xié)議。這些接口和協(xié)議被廣泛應(yīng)用于消費品、工業(yè)和通信產(chǎn)品中。 Altera 也為這方面的應(yīng)用提供了一系列的專門針對 Cyclone FPGA結(jié)構(gòu)優(yōu)化的 IP核。 ： PCI是一個標(biāo)準(zhǔn)的總線型接口，通常用于集成組件、外設(shè)插板，還用于處理器和存儲系統(tǒng)之間的內(nèi)部連接。 Cyclone器件兼容 PCI 局部總線規(guī)范 ，支持高達(dá) 33MHz的 32位 PCI總線。 Cyclone器件中的 I/O單元經(jīng)過專門設(shè)計，可以匹配嚴(yán)格的 PCI標(biāo)準(zhǔn)所要求的建立和保持時間。為了提供最大的靈活性，每個輸入信號都可以通過兩個獨立的延時路徑輸入到不同的芯片區(qū)域，如圖 9所示。 圖 9 Cyclone器件的 I/O單元 2. SDRAM及 FCRAM接口 Cyclone器件可以通過內(nèi)建的專用接口號單數(shù)據(jù)速率和雙數(shù)據(jù)速率 SDRAM連接。 3. 10/100及千兆以太網(wǎng)：以太網(wǎng)是局域網(wǎng)（ LAN）中使用最廣泛的訪問方式，其定義的標(biāo)準(zhǔn)是 標(biāo)準(zhǔn)。用 Cyclone 器件實現(xiàn)的以太網(wǎng)媒體存取控制器與物 理層器件的接口速率可以達(dá)到 10Mbps、 100Mbps或 1Gbps的最大帶寬。如果結(jié)合針對 Cyclone器件優(yōu)化的 IP核，用戶可以很容易地在 Cyclone芯片中實現(xiàn)以太網(wǎng)的 MAC功能。 ： Cyclone器件支持一系列的串行總線接口，如串行外設(shè)接口（ SPI）、 I2C、IEEE1394標(biāo)準(zhǔn)和通用串行總線（ USB），如表 27所示，表中的最大帶寬大于等于數(shù)據(jù)速率。 表 27 Cyclone器件支持的串行總線接口 協(xié)議 SPI I2C IEEE1394 最大帶寬（ Mbps） 1 400 480 通過在 Cyclone器件中實現(xiàn) SPI和 I2C標(biāo)準(zhǔn)，可以在集成電路、處理器和外設(shè)之間提供一個低速的通信鏈路。 IEEE 1394和 USB也可以在處理器、計算機(jī)和其他器件之間建立一條鏈接。 Cyclone器件可以用來實現(xiàn)與 PHY 器件的總線控制和接口功能 。 Cyclone器件支持一系列的通信協(xié)議，包括 E E T T3和 SONET/SDH（見表 28）等。E1和 E3是歐洲數(shù)字傳輸標(biāo)準(zhǔn)； T1和 T3是相應(yīng)的北美數(shù)字傳輸標(biāo)準(zhǔn)； SONET/SDH是光纖上的數(shù)字傳輸標(biāo)準(zhǔn)。 Cyclone器件還可以實現(xiàn) POSPHY和 UTOPIA通信接口協(xié)議，如表 29所示。 表 28 Cyclone器件支持的通信協(xié)議 協(xié)議 E1 E3 T1 T3 STM0 STM1 STM4 STM16 最大帶寬 /Mbps 2488 表 29 Cyclone器件支持的通信接口協(xié)議 協(xié)議 POSPHY Lebe12 POSPHY Lebe13 UTOPLA Lebe12 UTOPLA Lebe13 最大帶寬 /Mbps 622 2488 622 2488 總線寬度 16 8/32 8/16 8/16/32 VCCIO 總線保持電路 VCCIO 可編程 上拉電阻 可選的 PCI 嵌位二極管 送往 /來自 可編程邏輯 每個輸入有兩個獨立的延時通道 EDA 實驗指導(dǎo)書 10 POSPHY和 UTOPIA協(xié)議分別為 SONET/SDH和異步傳輸模式（ ATM）提供物理層和鏈路層的接口，可以在 Cyclone器件中實現(xiàn)。這些通信接口協(xié)議一般用于中低端通信設(shè)備中， Cyclone器件可以滿足這些應(yīng)用在性能上、邏輯密度上和系統(tǒng)特性上的需求 。 Cyclone器件內(nèi)置最多 2個增強(qiáng)型鎖相環(huán)，可給用戶提供高性能的時鐘管理能力，如頻率合成、可編程移相、片外時鐘輸出、可編程占空比、失 鎖檢測以及高速差分時鐘信號的輸入和輸出等。圖 10所示為 Cyclone器件內(nèi)鎖相環(huán)的原理框圖。 Cyclone 的鎖相環(huán)電路具有時鐘合成功能，內(nèi)部實際運(yùn)行的時鐘可以不同于輸入的時鐘頻率。每個鎖相環(huán)可以提供 3個不同頻率的輸出。鎖相環(huán)提供兩個比例因子分別為 m 和 n的除法計數(shù)器，其中的 m， n和后比例計數(shù)器（ g0， g1和 e）可以設(shè)置成從 1~32之間的任意整數(shù)。 Cyclone 的鎖相環(huán)還可以實現(xiàn)對一個應(yīng)用進(jìn)行時分復(fù)用的功能，這樣對于某些特定的電路就可以在一個時鐘周期內(nèi)運(yùn)行多次。通過時分復(fù)用，可以用較少的邏輯資源來實現(xiàn)所需要 的功能，因此可以利用這種共享資源的方法來增加芯片內(nèi)的可用資源 。 圖 10 Cyclone 器件鎖相環(huán)原理框圖 Cyclone中的每個鎖相環(huán)還可以有一個差分的或單端的片外時鐘輸出。每個鎖相環(huán)有一對片外時鐘輸出管腳，該輸出管腳可以支持表 210所示的多種 I/O標(biāo)準(zhǔn)。外部時鐘輸出可以用做系統(tǒng)時鐘或用來同步整個板上的不同器件，其時鐘反饋特性可以用來補(bǔ)償內(nèi)部的延時或使輸出的時鐘與輸入時鐘相位對齊。 表 210 Cyclone器件鎖相環(huán)特性 特性 鎖相環(huán)支持 時鐘倍頻及分頻 m、 n 除法計數(shù)器和后比例計 數(shù)器 相移 分辨率最高到 150ps 遞增 可編程占空比 3 內(nèi)部時鐘輸出數(shù)目 2 片外時鐘輸出數(shù)目 最多 1 對差分或一個單端信號 輸入、輸出時鐘可支持 I/O 標(biāo)準(zhǔn) LVTTL， LVCMOS， ， ， SSTL2ClassIamp。II，SSTL3ClassIamp。II， LVDS 表中 m、 n 除法計數(shù)器和后比例計數(shù)器的范圍從 1~32；最小的項移為 vc0周期除以 80，如果以度為單位增加， Cyclone 器件的輸出至少可以以 45176。遞增，更小的增加度數(shù)有可能受到頻率和分頻系數(shù)的限制。 Cyclone的鎖相環(huán)具有可編程移相的能力。用戶可以在一個時間單元內(nèi)對時鐘進(jìn)行移相，最高分辨率達(dá)到 150ps?？删幊桃葡嗵匦砸话阌糜谄ヅ淠切╆P(guān)鍵時序路徑