【正文】 緩沖器保持了信號的完整性，并具有更低的電磁干擾（ EMI）和更低的電源功耗。單端 I/O 可以提供比差分 I/O 更強的電流驅動能力，主要應用在與高性能存儲器的接口中，如雙數據速率（ DDR）的 SDRAM和 FCRAM器件。II 133 DDR SDRAM 及 PCRAM PCI 66 PC 及嵌入式應用 Nios II 嵌入式處理器 Cyclone器件可以實現 Nios II嵌入式處理器，而且只占用不到 600 個邏輯單元（ LE），因此在含多達 20260個 LE的最大 Cyclone器件中，可以將多個 Nios II處理器集成到一個 Cyclone器件中。定制指令可以在一個時鐘周期的時間內完成復雜的處理任務，為系統(tǒng)優(yōu)化提供了一種高性價比的解決方案。該配置器件在保證低成本的同時還具備在系統(tǒng)編程（ ISP）能力和多次編程能力，且具有包括 ISP和Flash存儲器訪問接口等特性， 8引腳小外形封裝，增加了在低價格、小面積應用領域的使用機會。 圖 1 Quartus II設計流程 Quartus II設計工具支持基于 VHDL、 Verilog HDL的設計，其內部嵌有 VHDL、 Verilog HDL邏輯綜合器。 圖形用戶界面設計流程 Quartus II軟件為設計流程的每個階段提供 Quartus II圖形用戶界面及命令行界面，可以在整個流程中只使用這些界面中的一個，也可以在設計流程的不同階段使用不同的界面。 （ 2）使用 Text Editor 建立 Verilog HDL、 VHDL或 Altera硬件描述語言（ AHDL）設計。 SOPC Builder Syinbol Editor） 軟件開發(fā) VQM Writer EDA 界面 分配編輯器（ Assignment Editor） 設計分區(qū)窗口 綜合 AHDL 漸進式綜合 (Incremental Synthesis) EDA 實驗指導書 13 圖 2 Quartus II圖形用戶界面功能 （ 3）可選項：使用 Assignment Editor、 Pin Planner、 Settings對話框（ Assignment菜單）、 Floorplan Editor、 Design Partitions窗口、 LogicLock功能指定初始設計約束。 （ 7）使用 Analysis amp。 （ 10）使用 Fitter對設計進行布局布線。 （ 14）可選項：使用物理綜合、 Timing Closure 平面布局圖、 LogicLock 功能、 Settings對話框和 Assignment Editor改進時序，達到時序逼近。 （ 18）可選項：使用 Chip Editor、 Resource Property Editor和 Change Manager管理工程更改。這些可執(zhí)行文件能夠與標準命令行命令和腳本、 Tcl腳本以及 Makefile腳本一 起使用。平面布局圖編輯器 (Floorplan Editor) 漸進式編譯 (Incremental Compilation) 調試 RTL 查看器 (RTL Viewer) 資源屬性編輯器 (Resource Property Editor) 平面布局圖編輯器 (Flcorplan Editor) 設計空間管理器 (Design Space Explorer) 技術映射查看器 (Technology Map Viewer) 仿真 編程器 (Programmer) Synthesis quartus_drc Design Assistant 根據一組設計規(guī)則檢查設計的可靠性。運行 Assembler 前須成功運行Fitter quartus_eda EDA Netlist Writer 生成與其他 EDA 工具配合使用的網表文件和其他輸出文件。 Synthesis quartus_sim Simulator 對設計進行功能或時序仿真。計算輸出信號的觸發(fā)速率和靜態(tài)概率。本書中所有實例都是在 Quartus II 下編譯通過，相應界面也是 Quartus II 下的界面。只不過這個頻率可以在程序中控制，也可以在定義輸入引腳時把頻率選擇不同的頻率段。 //1Hz or 23Hz output [7:0] light。 reg [2:0] flag。 assign clk = (t_switch) ? clk1 : clk2。 if(light[1] == 139。b001) //依次熄滅 begin light = {light[len1 : 0],139。b010。 light[len4 : 0] = {139。b011。 light[len4 : 0] = {light[len5 : 0],139。b100。 light[len4 : 0] = {139。b101。 flag = 339。 flag = 339。需注意的是：文件夾不能用中文字符命名，也不要有空格，建議用英文字母和數字命名，長度最好 8個字符之內。 圖 4 打開 Verilog文本編輯窗 選擇“ File”菜單下的“ Save As”命令，存放到 D 盤根目錄下的 light 文件夾，保存類型選擇 Verilog File(*.v *.vlg *.vh *.verilog)，存盤文件名應與實體名一致，即為 。 EDA 實驗指導書 17 圖 5 編輯輸入設計文檔并存盤 創(chuàng)建工程 （ 1）選擇“ File”菜單下的“ New Project Wizard”，打開新建項目指南（圖 6），將出現如圖 7所示的對話框。設置完后，單擊“ Next”按鈕。單擊“ Add All”按鈕，將設定目EDA 實驗指導書。在圖 8 中，最上面一欄“ File name”用于加入設計文件，可單擊右側的“?”按鈕，找到相應的目錄下的文件并加入。圖中的第二欄為項目名稱，可以為任何名字，推薦為頂層設計的文件名。如果單擊“是”按鈕，則直接創(chuàng)建工程流程。在“ New”窗口中的“ Device Desing Files”選項中 選擇“ Verilog File”（如圖 4 所示）。 end end endmodule 在上面的 Verilog程序中， clk1用于控制 LED流水燈的點亮和熄滅的頻率， clk1在程序內部進行二分頻，分頻后的值來作 light的敏感信號， light用于控制 8位 LED流水燈的亮與滅， 設計輸入 任何一項設計都是一項工程（ Project），必須為此工程建立一個放置此工程相關文件的文件夾，此文件夾將被 EDA軟件默認為工作庫（ Work Library）。 end else if (flag == 339。b101) // 從新開始 begin light = 839。 if(light[1] == 139。b100) //奇偶位循環(huán)點亮 begin light[len : 4] = {139。 EDA 實驗指導書 16 if(light[2] == 139。b011) //從兩邊向中間熄 begin light[len : 4] = {139。 if(light[1] == 139。b010) //從中間向兩邊點 begin light[len : 4] = {light[len1 : 4],139。 if(light[6] == 139。b001。b000) //順序循環(huán)移位 begin //依次點亮 light = {139。 //節(jié)拍的選擇 parameter len = 7。 //clk1 二分頻 wire clk。 module light(clk1,light)。 設計原理 在這個實例中，我們設計一個簡單的 LED流水指示燈， 8個彩燈共陰接地，陽極分別為 EP2C5的 8個 I/O相連， I/O輸出變化的電平，來控制彩燈的點亮， 流水燈分不同的時段，指示燈有不同的顯示模式，開始時刻 LED 流水燈從右到左依次點亮，第二時間段 LED 流水燈從左到右依次熄滅，第三時間段 LED 流水從 中間向兩邊點依次點亮，第四時間段 LED 流水燈從中間向兩邊點依次熄滅，第五時間段 LED 流水燈奇偶位循環(huán)點亮，最后完成一次循環(huán)又回到開始時刻，進人第二輪循環(huán)，來實現 LED流水燈的控制實驗。在 Assembler 之后運行時，器件全速運行的情況下， SignalTap II Logic Analyzer 捕獲內部器件節(jié)點信號 quartus_swb Software Builder 為 Excalibur嵌入式處理器進行設計 quartus_sh Tcl Shell 為 Quartus II 軟件提供 Tcl腳本 shell 圖 3 Quartus II命令行設計流程 Quartus II She ll quartus_sh Quartus II She ll 可用做 Quartus II 可執(zhí)行文件的 Tcl 解釋器 仿真 quartus_sim 時序分析 quartus_tan EDA 網表輸出 quartus_eda 匯編 quartus_asm 編程 quartus_pgm 轉換編程文件 quartus_cpf SignalTap II 邏輯分析儀 quartus_stp Software Builder quartus_swb PowerPlay 功耗分析 quartus_pow 適配 quartus_fit 設計助手 quartus_drc 編譯數據庫 quartus_cdb 分析與綜合 quartus_map 源設計文件。 Synthesis。 Synthesis、 Fitter或者 Timing Analyzer quartus_cdb Compiler DatabaseInterface (包括 VQM Writer) 生成內部網表文件，包括用于 Quartus II Compiler 數據庫的 VQM 文件，使它們可以用于反標和 LogicLock 功能，反標器件和資源分配以保持適配不變，方便今后的編譯還可以導入、導出版本兼容的數據庫，并合并分區(qū)。在運行 Design Assistant 之前必須成功運行Analysis amp。Synthesis 建立工程，然后建立工程數據庫、綜合設計并對工程設計文件進行技術映射 quartus_fit Fitter 對設計進行布局布線。波形編輯器 (Waveform Editor) 編程 時序分析儀（ Timing Analyzer） 報告窗口 (Report Window) 適配器（ Fitter） 芯片編輯器 (Chip Editor) 工程更改管理 SignalProbe 時序優(yōu)化顧問 (Timing Optimization Adviscr) 使用命令行流程可以降低內存要求，并可使用腳本或標準的命令行選項和命令（包括 Tcl命令）控制 Quartus II軟件，建立 Makefile，如圖 3所示。軟件包括用于設計流程每個階段不同的可執(zhí)行文件。 （ 16）使用編程文件、 Programmer和 Altera硬件對器件進行編程；或將編程文件轉換為其他文件格式以供嵌入式處理器等其他系統(tǒng)使用。 （ 12）可選項：使用 Timing Analyzer對設計進行時序分析。 （ 8）可選項：如果設計含有分區(qū)，而沒有進行完整編譯，則需要采用 Partition Merge合并分區(qū)。 （ 5）可選項：使用 SOPC Builder或 DSP Builder建立系統(tǒng)級設計。 RTL 查看器（ RTL Viewer） Synthesis） Settings 對話框 PowerPlay Power Analyxer 工具 LogicLock窗口 文本編輯器（ Text Editor） 還可以使用 Mega Wizar PlugIn Manager（ Tools菜單）生成宏功能模塊和 IP功能的自定義變量，在設計中將它們例化。以下步驟描述了使用 Quartus II 圖形用戶界面的基本設計流程。此外 Quartus II與 MATLAB和 DSP Builder結合，可以進行基于 FPGA的 DSP系 統(tǒng)開發(fā)。 Cyclone 器件 Cyclone 器件 120Ω 120Ω 170Ω 100Ω EDA 實驗指導書 12 第三章 Quartus II 軟件應用 Altera公司的 Quartus II設計軟件提供了完整的多