【文章內(nèi)容簡介】 IF CLK39。EVENT AND CLK = 39。139。 THEN CNT8 = CNT8 + 1。 END IF。 END PROCESS P2 。 P3： PROCESS( A ) –譯碼電路 BEGIN CASE A IS WHEN 0 = SG = 0111111。 WHEN 1 = SG = 0000110。 WHEN 2 = SG = 1011011。 WHEN 3 = SG = 1001111。 WHEN 4 = SG = 1100110。 WHEN 5 = SG = 1101101。 WHEN 6 = SG = 1111101。 WHEN 7 = SG = 0000111。 WHEN 8 = SG = 1111111。 WHEN 9 = SG = 1101111。 WHEN 10 = SG = 1110111。 WHEN 11 = SG = 1111100。 WHEN 12 = SG = 0111001。 WHEN 13 = SG = 1011110。 WHEN 14 = SG = 1111001。 WHEN 15 = SG = 1110001。 WHEN OTHERS = NULL 。 END CASE 。 END PROCESS P3。 END。 例 是掃描顯示的示例程序，其中 clk 是掃描時鐘； SG 為 7 段控制信號，由高位至低位分別接 g、 f、 e、d、 c、 b、 a 7 個段； BT 是位選控制信號，接圖 520中的 8 個選通信號： k k …k8 。程序中 CNT8 是一個 3 位計數(shù)器，作掃描計數(shù)信號，由進 程 P2生成；進程 P3 是 7段譯碼查表輸出程序，與例 518 相同；進程P1是對 8 個數(shù)碼管選通的掃描程序，例如當 CNT8 等于 001 時， K2 對應的數(shù)碼管被選通，同時， A 被賦值3，再由進程 P3譯碼輸出 1001111，顯示在數(shù)碼管上即為 ―3‖；當 CNT8 掃變時，將能在 8 個數(shù)碼管上顯示數(shù)據(jù)： 13579BDF 。 四、實驗研究與思考 字形編碼的種類，即一個 8 段數(shù)碼管可產(chǎn)生多少種字符，產(chǎn)生所有字符需多少根譯碼信號線？ 字符顯示亮度和掃描頻率的關系，且讓人感覺不出光爍現(xiàn)象的最低掃描頻率是多少？ 掃描顯示和 靜態(tài)顯示有什么差別？使用掃描顯示有什么好處？ 15 實驗十 VHDL 硬件設計 計數(shù)器及時序電路描述 一、實驗目的 了解時序電路的經(jīng)典設計方法（ JK 觸發(fā)器和一般邏輯門組成的時序邏輯電路）。 了解同步計數(shù)器，異步計數(shù)器的使用方法。 了解同步計數(shù)器通過清零阻塞法和預顯數(shù)法得到循環(huán)任意進制計數(shù)器的方法。 理解時序電路和同步計數(shù)器加譯碼電路的聯(lián)系，設計任意編碼計數(shù)器。 了解同步設計和異步設計的區(qū)別。 二、實驗儀器 計算機、 Max+plusII 或 QuartusII 軟件、 EDA 試驗箱。 三、實驗內(nèi)容 實驗內(nèi)容中的六個實驗均要通過實驗十的 ―掃描顯示電路 ‖進行顯示，具體連線根據(jù)每個實驗內(nèi)容完成時的管腳分配來定義，同相應的輸入輸出接口功能模塊相連，掃描模塊的設計參考實驗十。 用 JK 觸發(fā)器設計異步四位二進制加法計數(shù)器。 8 位 LED 數(shù)碼管 16 進制顯示掃描顯示驅(qū)動電路設計，實驗參考原理圖如圖 所示。其中，計數(shù)時鐘頻率 CLK2Hz；掃描時鐘頻率 40Hz；四位 JK 觸發(fā)器接成異步計數(shù)器； SEL0～ SEL2 為掃描地址（控制八位數(shù)碼管的掃描順序和速度）； A……G 為顯示譯碼輸出，代表數(shù)碼管的八個段位（ a,b,c,d,e,f,g）；八位數(shù)碼管同時順序顯示 0～ F。 圖 計數(shù)器設計參考原理圖 用 74161 兩個宏連接成八位二進制同步計數(shù)器，實驗參考原理圖如圖 所示。將兩個 74161 串接成典型的同步計數(shù)器； muxh14 完成掃描數(shù)據(jù)切換；兩位數(shù)碼管同時顯示 00～ FF。 16 圖 兩位十六進制計數(shù)器設計參考原理圖 用 74390 兩個宏連接成八位十進制異步計數(shù)器。兩位數(shù)碼管掃描顯示十進制 00～ 99，實驗參考原理圖，如圖 所示： 圖 兩位十進制計數(shù)器 設計參考原理圖 用 VHDL 語言的狀態(tài)機方法實現(xiàn)同步清零七進制計數(shù)器和用 74161 計數(shù)器加譯碼的方法實現(xiàn)異步清零七進制計數(shù)器，計數(shù)按 0、 1變化的七進制計時器，兩種方法同時顯示。實驗參考原理圖，如圖 所示： 17 圖 兩位七進制計數(shù)器設計參考原理圖 自行 設定實驗步驟和 設計紀錄方式，完成實驗報告 四、實驗研究與思考 說明在 FPGA 設計中，同步設計和異步設計的不同之處。 圖形設計和 VHDL 語言設計編程各有什么優(yōu)點，混合編程時應注意些什么問題？ 應用狀態(tài)機設計時序電 路需要注意哪些問題？ 實驗十一 數(shù)字鐘 一、實驗目的 掌握多位計數(shù)器相連的設計方法。 掌握十進制，六進制，二十四進制計數(shù)器的設計方法。 繼續(xù)鞏固多位共陰極掃描顯示數(shù)碼管的驅(qū)動，及編碼。 掌握揚聲器的驅(qū)動。 LED 燈的花樣顯示。 掌握 FPGA 技術的層次化設計方法。 二、實驗儀器 計算機、 Max+plusII 或 QuartusII 軟件、 EDA 試驗箱。 三、實驗內(nèi)容 要求 具有時、分、秒計數(shù)顯示功能，以二十四小時循環(huán)計時；具有清零、調(diào)節(jié)小時、分鐘的功能；具有整點 18 報時和 LED 燈花樣顯示的功能；各種進制的計數(shù)及時鐘控制模塊（ 10 進制、六進制、 24 進制）、掃描分時顯示、譯碼模塊、彩燈，揚聲器編碼模塊都采用 VHDL 語言編寫，設計參考原理圖如圖 所示。 內(nèi)容 （ 1）根據(jù)電路特點，可在教師指導下用層次設計概念。將此設計任務分成若干模塊，規(guī)定每一模塊的功能和各模塊之間的接口。讓幾個學生分做和調(diào)試其中之一，然后再將各模塊和起來聯(lián)試。以培養(yǎng)學生之間的合作精神，同時加深層次化設計概念。掃描顯示設計請參考實驗十。 （ 2）了解軟件的元件管理深層含義，以及模塊元件之間的連接概念，對于不同目錄 下的同一設計，如何熔合。 圖 數(shù)字鐘參考設計原理圖 自行 設定實驗步驟和 設計紀錄方式，完成實驗報告 四、實驗研究與思考 層次化設計與模塊化設計有何優(yōu)點？ 掃描電路實現(xiàn)顯示功能的潛在好處？ 19 實驗十二 字符發(fā)生器 一、實驗目的 了解點陣字符產(chǎn)生和顯示的原理。 了解 LPM_ROM 和 1616 點陣 LED 的工作原理。 掌握 LPM_ROM 數(shù)據(jù)讀取時序的控制方式的 VHDL 描述方法。 進一步掌握地址發(fā)生器和譯碼器的設計方法。 加強對用 FPGA 產(chǎn)生總線，地址定 位的理解。 二、實驗儀器 計算機、 Max+plusII 或 QuartusII 軟件、 EDA 試驗箱。 三、實驗內(nèi)容 原理： 1616 掃描 LED 點陣的工作原理同 8 位掃描數(shù)碼管類似。 它有 16 個共陰極輸出端口，每個共陰極對應有 16 個 LED 顯示燈。所以其掃描譯碼地址是 4 位信號線。 本實驗就是要通過 FPGA 芯片產(chǎn)生讀時序，將字形從 LPM_ROM 中讀出，然后產(chǎn)生寫時序，寫入 1616的點陣，使其掃描顯示輸出。字庫格式如圖 所示。這是一 1616 點陣字庫，一個字占 32 個字節(jié)，例如 ―正 ‖所對應的 32 個字節(jié)是： W0―00000000‖， W1―00000000‖， W2―00000000‖， W3―00000000‖， W4―00010000‖， W5―00001000‖， W6―00010000‖， W7―00001000‖…… 用 FPGA 芯片內(nèi)部的 LPM_ROM 編輯器，將某一字符的點陣字模存入。 用 FPGA 芯片設計地址發(fā)生器，從 LPM_ROM 中讀取點陣字模數(shù)據(jù)。 設計點陣掃描和 LPM_ROM 中的地址映射，編寫相應時序的讀過程信號和寫過程信號，以及相應的掃描順序。其頂層電路原理圖如圖 所示。 圖 點陣 字庫格式 20 圖 字符發(fā)生器頂層原理圖 自行 設定實驗步驟和 設計紀錄方式，完成實驗報告 四、實驗研究與思考 有幾種方法可以使字形顯示旋轉(zhuǎn) 90 度、 180 度？ 有幾種方法可以使字形之間： 錯誤 !未找到引用源。 按一定延時顯示； 錯誤 !未找到引用源。 按一定位移速度顯示。 實驗十三 模擬信號檢測 一、實驗目的 掌握狀態(tài)機設計方法。 了解 ADC0809 的工作原理和采樣控制時序。 設計 A/D 轉(zhuǎn)換器 ADC0809 的采樣控制電路。 掌握 VHDL 語言的仿真驗證方法。 二、 實驗儀器 計算機、 Max+plusII 或 QuartusII 軟件、 EDA 試驗箱、示波器。 三、實驗內(nèi)容 原理： ADC0809 是 CMOS 的 8 位 A/D 轉(zhuǎn)換器，片內(nèi)有 8 路模擬開關，可控制 8 個模擬量中的一個進入轉(zhuǎn)換器中。轉(zhuǎn)換時間約 100μs，含鎖存控制的 8 路多路開關，輸出有三態(tài)緩沖器控制，單 5V電源供電。主要控制信號如圖 所示： START 是轉(zhuǎn)換啟動信號，高電平有效； ALE 是 3 位通道選擇地址 (ADDC、 ADDB、ADDA)信號的鎖存信號。當模擬量送至某一輸入端 (如 IN1 或 IN2 等 )，由 3 位地址信號選擇，而地址 信號由ALE 鎖存； EOC 是轉(zhuǎn)換情況狀態(tài)信號，當啟動轉(zhuǎn)換約 100μs 后， EOC 產(chǎn)生一個負脈沖，以示轉(zhuǎn)換結(jié)束；在EOC 的上升沿后，若使輸出使能信號 OE 為高電平，則控制打開三態(tài)緩沖器，把轉(zhuǎn)換好的 8 位數(shù)據(jù)結(jié)果輸至數(shù)據(jù)總線，至此 ADC0809 的一次轉(zhuǎn)換結(jié)束。： 圖 ADC0809工作時序 21 實驗示例程序如 。 【例 】 LIBRARY IEEE。 USE 。 ENTITY ADCINT IS PORT(D : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 來自 0809轉(zhuǎn)換好的 8位數(shù)據(jù) CLK : IN STD_LOGIC。 狀態(tài)機工作時鐘 EOC : IN STD_LOGIC。 轉(zhuǎn)換狀態(tài)指示，低電平表示正在轉(zhuǎn)換 ALE : OUT STD_LOGIC。 8個模擬信號通道地址鎖存信號 START : OUT STD_LOGIC。 轉(zhuǎn)換開始信號 OE : OUT STD_LOGIC。 數(shù)據(jù)輸出 3態(tài)控制信號 ADDA : OUT STD_LOGIC。 信號通道最低位控制信號 LOCK0 : OUT STD_LOGIC。 觀察數(shù)據(jù)鎖存時鐘 Q : OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 8位數(shù)據(jù)輸出 END ADCINT。 ARCHITECTURE behav OF ADCINT IS TYPE states IS (st0, st1, st2, st3,st4) 。 定義各狀態(tài)子類型 SIGNAL current_state, next_state: states :=st0 。 SIGNAL REGL : STD_LOGIC_VECTOR(7 DOWNTO 0)。 SIGNAL LOCK : STD_LOGIC。 轉(zhuǎn)換后數(shù)據(jù)輸出鎖存時鐘信號 BEGIN ADDA = 39。139。 當 ADDA=39。039。，模擬信號進入通道 IN0；當 ADDA=39。139。，則進入通道 IN1 Q = REGL。 LOCK0 = LOCK 。 COM: PROCESS(current_state,EOC) BEGIN 規(guī)定各狀態(tài)轉(zhuǎn)換方式 CASE current_state IS