【正文】 t)。 //節(jié)拍的選擇 parameter len = 7。b001。b010) //從中間向兩邊點(diǎn) begin light[len : 4] = {light[len1 : 4],139。b011) //從兩邊向中間熄 begin light[len : 4] = {139。b100) //奇偶位循環(huán)點(diǎn)亮 begin light[len : 4] = {139。b101) // 從新開始 begin light = 839。 end end endmodule 在上面的 Verilog程序中， clk1用于控制 LED流水燈的點(diǎn)亮和熄滅的頻率， clk1在程序內(nèi)部進(jìn)行二分頻，分頻后的值來(lái)作 light的敏感信號(hào)， light用于控制 8位 LED流水燈的亮與滅， 設(shè)計(jì)輸入 任何一項(xiàng)設(shè)計(jì)都是一項(xiàng)工程（ Project），必須為此工程建立一個(gè)放置此工程相關(guān)文件的文件夾，此文件夾將被 EDA軟件默認(rèn)為工作庫(kù)（ Work Library）。如果單擊“是”按鈕，則直接創(chuàng)建工程流程。在圖 8 中，最上面一欄“ File name”用于加入設(shè)計(jì)文件，可單擊右側(cè)的“?”按鈕，找到相應(yīng)的目錄下的文件并加入。設(shè)置完后，單擊“ Next”按鈕。 圖 4 打開 Verilog文本編輯窗 選擇“ File”菜單下的“ Save As”命令，存放到 D 盤根目錄下的 light 文件夾，保存類型選擇 Verilog File(*.v *.vlg *.vh *.verilog)，存盤文件名應(yīng)與實(shí)體名一致，即為 。 flag = 339。b101。b100。b011。b010。 if(light[1] == 139。 reg [2:0] flag。只不過(guò)這個(gè)頻率可以在程序中控制，也可以在定義輸入引腳時(shí)把頻率選擇不同的頻率段。計(jì)算輸出信號(hào)的觸發(fā)速率和靜態(tài)概率。運(yùn)行 Assembler 前須成功運(yùn)行Fitter quartus_eda EDA Netlist Writer 生成與其他 EDA 工具配合使用的網(wǎng)表文件和其他輸出文件。編程器 (Programmer) 設(shè)計(jì)空間管理器 (Design Space Explorer) 資源屬性編輯器 (Resource Property Editor) 漸進(jìn)式編譯 (Incremental Compilation) 調(diào)試 這些可執(zhí)行文件能夠與標(biāo)準(zhǔn)命令行命令和腳本、 Tcl腳本以及 Makefile腳本一 起使用。 （ 14）可選項(xiàng)：使用物理綜合、 Timing Closure 平面布局圖、 LogicLock 功能、 Settings對(duì)話框和 Assignment Editor改進(jìn)時(shí)序，達(dá)到時(shí)序逼近。 （ 7）使用 Analysis amp。 AHDL 分配編輯器（ Assignment Editor） Syinbol Editor） 軟件開發(fā) （ 2）使用 Text Editor 建立 Verilog HDL、 VHDL或 Altera硬件描述語(yǔ)言（ AHDL）設(shè)計(jì)。 圖 1 Quartus II設(shè)計(jì)流程 Quartus II設(shè)計(jì)工具支持基于 VHDL、 Verilog HDL的設(shè)計(jì)，其內(nèi)部嵌有 VHDL、 Verilog HDL邏輯綜合器。定制指令可以在一個(gè)時(shí)鐘周期的時(shí)間內(nèi)完成復(fù)雜的處理任務(wù)，為系統(tǒng)優(yōu)化提供了一種高性價(jià)比的解決方案。單端 I/O 可以提供比差分 I/O 更強(qiáng)的電流驅(qū)動(dòng)能力，主要應(yīng)用在與高性能存儲(chǔ)器的接口中，如雙數(shù)據(jù)速率（ DDR）的 SDRAM和 FCRAM器件。 m 247。可編程移相特性一般用于匹配那些關(guān)鍵時(shí)序路徑上時(shí)鐘沿的約束，如建立時(shí)間和保持時(shí)間的約束。每個(gè)鎖相環(huán)有一對(duì)片外時(shí)鐘輸出管腳，該輸出管腳可以支持表 210所示的多種 I/O標(biāo)準(zhǔn)。 Cyclone器件內(nèi)置最多 2個(gè)增強(qiáng)型鎖相環(huán)，可給用戶提供高性能的時(shí)鐘管理能力，如頻率合成、可編程移相、片外時(shí)鐘輸出、可編程占空比、失 鎖檢測(cè)以及高速差分時(shí)鐘信號(hào)的輸入和輸出等。 表 27 Cyclone器件支持的串行總線接口 協(xié)議 SPI I2C IEEE1394 最大帶寬（ Mbps） 1 400 480 通過(guò)在 Cyclone器件中實(shí)現(xiàn) SPI和 I2C標(biāo)準(zhǔn)，可以在集成電路、處理器和外設(shè)之間提供一個(gè)低速的通信鏈路。 Cyclone器件兼容 PCI 局部總線規(guī)范 ，支持高達(dá) 33MHz的 32位 PCI總線。 圖 6 DQS和 DQ信號(hào)引腳 圖 7 外部存儲(chǔ)器讀操作 圖 8顯示了往外部存儲(chǔ)器寫入一個(gè)比特?cái)?shù)據(jù)的寫操作。如果再結(jié)合針對(duì) Cyclone器件優(yōu)化的即取即用的 IP（ Intellectual Property）控制器核，工程師可以在18 7 7 21 21 22 40 數(shù)據(jù)存儲(chǔ) 乘法器 □ 寄存器 加法和乘累加 EDA 實(shí)驗(yàn)指導(dǎo)書 8 幾分鐘之內(nèi)將一個(gè) SDRAM和 FCRAM的功能合并到一個(gè)系統(tǒng)之中。這兩種不同的實(shí)現(xiàn)方法提供了等待時(shí)間、存儲(chǔ)器利用率和乘法器尺寸上的靈活性。 Cyclone器件的容量最小為 2910個(gè)邏輯單元及 59904B存儲(chǔ)器，最大為 20200個(gè)邏輯單元和邏輯陣列 塊 (ALB) M4K RAM塊 I/O單元 PLLs EDA 實(shí)驗(yàn)指導(dǎo)書 7 294912B存儲(chǔ)器。 Cyclone架構(gòu)如圖 3所示，垂直結(jié)構(gòu)的邏輯單元（ LE）、嵌入式存儲(chǔ)塊和鎖相環(huán)（ PLL）周圍環(huán)繞著 I/O 單元（ IOE），高效的內(nèi)部連續(xù)和低延時(shí)的時(shí)鐘網(wǎng)絡(luò)保證了每個(gè)結(jié)構(gòu)單元之間時(shí)鐘和數(shù)據(jù)信號(hào)的連通性。 EDA 實(shí)驗(yàn)指導(dǎo)書 6 圖 2 SOPC系統(tǒng)開發(fā)流程 Cyclone 器件 Cyclone現(xiàn)場(chǎng)可編程門 陣列系列基于 、 m全銅層 SRAM工藝，其密度增加至 20200個(gè)邏輯元件（ LE）， RAM增加至 228KB。其提供給用戶的形式是電路物理結(jié)構(gòu)掩模版圖和全套工藝文件。半導(dǎo)體產(chǎn)業(yè)的 IP 定義為用于 ASIC， ASSP 和 PLD等當(dāng)中預(yù)先設(shè)計(jì)好的電路模塊。這樣就能使得 FPGA靈活的的硬件設(shè)計(jì)和硬件實(shí)現(xiàn)與處理器強(qiáng)大的軟件功能結(jié)合，高效地實(shí)現(xiàn) SOPC系統(tǒng)。利用相關(guān)設(shè)計(jì)工具（如 DSP Buider）可以很方便地把現(xiàn)有的數(shù)字信號(hào)處理 IP核添加到工程中去； SOPC一般采用大容量 FPGA（如 Altera公司的 Cyclone， Stratix等系列）作為載體，除了在一片 FPGA中定制 MCU處理器和 DSP功能模塊外，可編程器件內(nèi)還具有小容量高速 RAM資源和部分可編程模擬電路，還可以設(shè)計(jì)其他邏輯功能模塊。 隨著百萬(wàn)門級(jí)的 FPGA 芯片、功能復(fù)雜的 IP 核、可重構(gòu)的嵌入式處理器核以及各種功能強(qiáng)大的開發(fā)工具的出現(xiàn)， SOPC 已成為一種一般單位甚至個(gè)人都可以承擔(dān)和實(shí)現(xiàn)的設(shè)計(jì)方法。 SOC是將大規(guī)模的數(shù)字邏輯和嵌入式處理器整合在單個(gè)芯片上，集合模擬部件，形成模數(shù)混合、軟硬件結(jié)合的完整的控制和處理片上系統(tǒng)。 license 文件存放的路徑名稱不能包含漢字和空格，空格可以用下劃線代替用戶在使用前須指定它 .方法為 :打開安將好的 Quartus II 后單擊： ―Options‖在下拉菜單中選擇：―License setup‖再在彈出的 options 窗口，中指定您所復(fù)制到硬盤的 Licence .dat即可完成軟件狗的安裝 (如果您老是第一打開安將好的 Quartus II 就會(huì)彈出 Evaluation Mode 對(duì)話窗口 ,選擇 ’Specify valid licence file’點(diǎn)擊 OK，指定您所復(fù)制到硬盤的 Licence .dat即可完成軟件狗的安裝 )。 接著，軟 件包引導(dǎo)用戶安裝，有很多選項(xiàng)讓用戶選擇，用戶根據(jù)自己設(shè)計(jì)項(xiàng)目的要求，一一選擇 。 用鼠標(biāo)點(diǎn)擊 NEXT， 進(jìn)入?yún)f(xié)議選擇窗口，選擇“ I accept the terms of licence agreement‖, 在用鼠標(biāo)點(diǎn)擊 NEXT，選擇不同的路徑直到開始安裝 。 Microsoft Windows 2020 或 Microsoft Windows xp 操作系統(tǒng)。 第 6步：后仿真。所設(shè)計(jì)的電路必須在布局布線前驗(yàn)證，目的主要是在仿真時(shí)，驗(yàn)證電路功能是否有效。 盡管 FPGA、 CPLD和其 它類型 PLD的結(jié)構(gòu)各有其特點(diǎn)和長(zhǎng)處，但概括起來(lái)，它們是由三大部分組成的： 一個(gè)二維的邏輯塊陣列，構(gòu)成了 PLD器件的邏輯組成核心。） /2的 8位有效精度求模運(yùn)算實(shí)驗(yàn) ? ? ? ???? ?? ?????? 63 實(shí)驗(yàn)十三 十六節(jié)拍時(shí)序控制器實(shí)驗(yàn) ????????? ? ?? ?????? ???? 67 實(shí)驗(yàn)十四 彩燈實(shí)驗(yàn) ????????? ?????? ?????? ????? ??? 71 實(shí)驗(yàn)十五 八位十進(jìn)制頻率計(jì)實(shí)驗(yàn) ?????? ?????? ???? ????? ?? 74 實(shí)驗(yàn)十六 D/A 實(shí)驗(yàn) ?????????????? ?????? ??? ????? ? 78 實(shí)驗(yàn)十七 串行通信 ?????????? ??????? ???? ????? ??? 83 實(shí)驗(yàn)十八 VGA 顯示 ?????????????? ?????? ?? ? ????? ? 87 實(shí)驗(yàn)十九 A/D 轉(zhuǎn)換實(shí)驗(yàn) ?????????? ???? ?????? ??????? 91 實(shí)驗(yàn)二十 電子琴實(shí)驗(yàn)?????????? ????? ? ??????? ????? 97 實(shí)驗(yàn)二十一 LED16 16 漢字 圖形點(diǎn)陣實(shí)驗(yàn)?? ? ??????? ???? ???? 102 實(shí)驗(yàn)二十二 LCD128 64 中文點(diǎn)陣液晶控制實(shí)驗(yàn) ???? ?????? ?? ???? 107 實(shí)驗(yàn)二十三 步進(jìn)電機(jī)實(shí)驗(yàn) ??????????????? ?????? ? ??? 112 實(shí)驗(yàn)二十四 直流電機(jī)實(shí)驗(yàn) ???????? ?????? ?????? ??? ?? 115 實(shí)驗(yàn)二十五 PS/2鍵盤接口邏輯設(shè)計(jì) （此項(xiàng)為擴(kuò)展）? ??????? ?? ? ???? 119 附錄一 部分實(shí)驗(yàn)接線圖 ………………………………………………………………………… 120 附錄二 部分可編程芯片的引腳圖 ……………………………………………………………… 130 附錄三 HKVI 型 EDA 系統(tǒng)結(jié)構(gòu)圖信號(hào)名與芯片引腳對(duì)照表 ………………………………… 135 EDA 實(shí)驗(yàn)指導(dǎo)書 1 緒 論 FPGA/CPLD CAD 技術(shù)概述 FPGA（ Field Programmable Gates Array,現(xiàn)場(chǎng)可編程門陣列）與 CPLD（ Complex Programmable Logic Device,復(fù)雜可編程邏輯器件）都是可編程邏輯器件，它們是在 PAL、 GAL 等邏輯器件的基礎(chǔ)之上發(fā)展起來(lái)的。這種芯片具有可編程性和實(shí)現(xiàn)方案容易改動(dòng)的特點(diǎn)。 ASIC 和 FPGA/CPLD 電路設(shè)計(jì)的一般流程 通?？蓪⒃O(shè)計(jì)流程歸納為以下 7個(gè)步驟。 第 4 步：設(shè)計(jì)輸入的優(yōu)化。 第 7 步：流片。 32 倍速以上速率的光驅(qū)（或稱 CDROM）。 在 我的電腦 中查找光驅(qū)的圖標(biāo)，用鼠標(biāo)左鍵快速雙擊 打開 niosii_60_full_pc 圖 標(biāo)文件夾 ，用鼠標(biāo)左鍵快速雙擊。 EDA 實(shí)驗(yàn)指導(dǎo)書 3 軟件狗的安裝 為了保護(hù)軟件的版權(quán)， Altera 公司特別為 Quartus II 軟件包設(shè)計(jì)了一個(gè)軟件狗。 無(wú)法下載及其解決方法 查看電源供電是否正常，電源指示燈是否正常； 查看下載接口區(qū) JTAG 口是否用 10 芯排線和 CPU 實(shí)驗(yàn)區(qū) JTAG 口連接起來(lái)； 如果在下載過(guò)程中出現(xiàn)“ Error: JTAG Server can39。 SOC面臨上述諸多困難的原因在于 SOC技術(shù)基于超大規(guī)模專用集成電路，因此，整個(gè)設(shè)計(jì)過(guò)程必須實(shí)現(xiàn)完整的定制或半定制集成電路設(shè)計(jì)流程。在簡(jiǎn)單的控制和人機(jī)接口方面，以 51系列單片機(jī)和 ARM微處理器為代表的 MCU因?yàn)榫哂腥娴能浖С侄幱陬I(lǐng)先地位；在海量數(shù)據(jù)處理方面， DSP優(yōu)勢(shì)明顯；在高速?gòu)?fù)雜邏輯處理方面， FPGA憑借其超大規(guī)模的單芯片容量和硬件電路的高速并行運(yùn) 算能力而顯示出突出的優(yōu)勢(shì)。相對(duì)于單片機(jī)、 ARM而言，目前 SOPC技術(shù)的應(yīng)用還不是很廣，但從趨勢(shì)上看，只要再經(jīng)過(guò)幾年的發(fā)展，未來(lái) SOPC技術(shù)的應(yīng)用就會(huì)像今天的單片機(jī)一樣隨處可見 。如果利用軟核嵌入式系統(tǒng)處理器就能有效克服這些不利因素。 IP 軟核通常以 HDL文本形式提交給用戶，它已經(jīng)過(guò) RTL級(jí)設(shè)計(jì)優(yōu)化和功能驗(yàn)證，但其中不含有任何具體的物理信息。 如何設(shè)計(jì)出性能良好的 IP核？雖然這個(gè)問(wèn)題沒(méi)有統(tǒng)一完整的答案，但根據(jù)前人開發(fā)的經(jīng)驗(yàn)以及電子設(shè)計(jì)的一般規(guī)則，仍然可以總結(jié)出一般 IP 核設(shè)計(jì)應(yīng)該遵循的幾個(gè)準(zhǔn)則： （ 1）規(guī)范化 —— 嚴(yán)格按照規(guī)范設(shè)計(jì)，這樣的系統(tǒng)具有可升級(jí)性、可繼承性，易于系統(tǒng)集成； （ 2）簡(jiǎn)潔化 —— 設(shè)計(jì)越簡(jiǎn)潔的系統(tǒng)，就越容易