半導(dǎo)體存儲(chǔ)器ppt課件(編輯修改稿)
2025-06-02 12:44 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 14 28 27 26 25 24 23 22 21 20 19 18 17 16 15 動(dòng)態(tài) RAM(DRAM) DRAM的基本存儲(chǔ)單元是 單個(gè)場(chǎng)效應(yīng)管及其極間電容 。 數(shù)據(jù)以電荷的形式直接存在極間電容上 。 必須配備 “ 讀出再生放大電路 ” 進(jìn)行刷新 每次同時(shí)對(duì)一行的存儲(chǔ)單元進(jìn)行刷新 許多個(gè)基本存儲(chǔ)單元形成行列存儲(chǔ)矩陣 DRAM一般采用 “ 位結(jié)構(gòu) ” 存儲(chǔ)體： 每個(gè)存儲(chǔ)單元存放一位 需要 8個(gè)存儲(chǔ)芯片構(gòu)成一個(gè)字節(jié)單元 每個(gè)字節(jié)存儲(chǔ)單元具有一個(gè)地址 行選線 列選線 Q1 Q2 C1 C2 圖 69 動(dòng)態(tài)基本存儲(chǔ)電路 *工作過程 寫入 W=1,Y=1 Q通 D=0 C1放電 寫入 0 D=1 C1充電 寫入 1 讀出 W=1,Y=1,Q通 C1電荷較多為 1 ,則 C1被放電 ,使 D=1,此后 C1上無電荷 ,因此動(dòng)態(tài) RAM是破壞性讀出 . 讀出過程 : 先讀出 ,后寫入 *工作過程 刷新 每隔 2ms必須刷新一次 。 W=1， Y=0， Q通 每行中所有數(shù)據(jù)位被讀出 ， 并放大和刷新 。 由于 Y=0， 在數(shù)據(jù)線 D不能讀出數(shù)據(jù) 。 1）讀出信息必須經(jīng)過靈敏的讀出放大器才能輸出。 因： C2/C1≈10( 芯片容量越大， C2越大），因此讀“ 1”時(shí)的電壓增量與讀“ 0” 時(shí)的電壓增量相差只有幾百毫伏。 2）破壞性讀出。 因 C C1間的電荷重分配破壞了原存信息，讀出后需重寫 。 3）信息不能長(zhǎng)久保存。 因未選通時(shí)，泄漏電流使 C1不斷放電，同時(shí) C1很小，所以存儲(chǔ)電荷的保存時(shí)間很短，通常不超過 2ms，故必須在 2ms時(shí)間內(nèi)對(duì)存儲(chǔ)信息進(jìn)行周期性再生或刷新。 注： 動(dòng)態(tài)存儲(chǔ)器的結(jié)構(gòu)及組成 1）存儲(chǔ)矩陣 2）地址譯碼器 （分時(shí)復(fù)用） 注： 地址信號(hào)分時(shí)復(fù)用， RAS有效，用于行譯碼； CAS有效，用于列譯碼。 3）控制電路 RAS：行地址選通信號(hào) CAS：列地址選通信號(hào) WE：寫允許信號(hào) 注： 無 CS片選信號(hào)線 4）三態(tài)雙向緩沖器 動(dòng)態(tài)存儲(chǔ)器芯片舉例 存儲(chǔ)容量為 64K 1 16個(gè) 引腳： 8根地址線 A7～ A0 1根數(shù)據(jù)輸入線 DIN 1根數(shù)據(jù)輸出線 DOUT 行地址選通 RAS* 列地址選通 CAS* 讀寫控制 WE* NC DIN WE* RAS* A0 A2 A1 GND VSS CAS* DOUT A6 A3 A4 A5 A7 1 2 3 4 5 6 7 8 16 15 14 13 12 11 10 9 DRAM芯片 2164 地址鎖存1 2 8 1 2 8存儲(chǔ)矩陣1 2 8 個(gè)讀出再生放大器1 2 8 選1 （1 /2 ）列譯碼1 2 8 讀出再生放大器1 2 8 1 2 8存儲(chǔ)矩陣1 2 8 1 2 8存儲(chǔ)矩陣1 2 8 個(gè)讀出再生放大器1 2 8 選1 （1 /2 ）列譯碼1 2 8 讀出再生放大器1 2 8 1 2 8存儲(chǔ)矩陣1 2 8 選1行譯碼1 2 8 選1行譯碼I/O門（1 / 4 ）輸出緩沖行時(shí)鐘緩沖列時(shí)鐘緩沖輸入緩沖寫允許時(shí)鐘緩沖A 0A 1A 2A 3A 4A 5A 6A 7RASCASWED O UTD IN (b) 2164的內(nèi)部結(jié) 構(gòu) 動(dòng)態(tài) RAM的刷新 注： 1） 刷新按行進(jìn)行 ， 一
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