【文章內(nèi)容簡(jiǎn)介】 器和 I / O 門(mén)32 1 2 8 存儲(chǔ)元1 2 8 輸出放大器64 條行選擇線的譯碼器32 1 2 8 存儲(chǔ)元7b鎖存器（行）7b鎖存器（列）輸出鎖存器和緩沖器DOUT時(shí)鐘發(fā)生器（ 1 ）時(shí)鐘發(fā)生器（ 2 ）寫(xiě)信號(hào)鎖存器 輸入數(shù)據(jù)鎖存器A0? A6DINWECA SRA S2116的邏輯結(jié)構(gòu)示意圖 DRAM與 SRAM有兩點(diǎn)不同： （ 1） 數(shù)據(jù)輸入輸出分開(kāi) （ DRAM： Din和 Dout） （ 2）控制信號(hào) DRAM只有 WE，而沒(méi)有 CS 定義： 刷新。 動(dòng)態(tài)存儲(chǔ)器依靠電容電荷存儲(chǔ)信息。平時(shí)無(wú)電源 供電，時(shí)間一長(zhǎng)電容電荷會(huì)泄放，需定期向電容 補(bǔ)充電荷，以保持信息不變。 定期向電容補(bǔ)充電荷 原因： 刷新周期 ：從上一次刷新結(jié)束到下一次對(duì)整個(gè) DRAM全部刷新一遍為止，這一段時(shí)間間隔稱(chēng)為刷新周期。 刷新操作 ：即是按行來(lái)執(zhí)行內(nèi)部的讀操作。由刷新計(jì)數(shù)器產(chǎn)生行地址，選擇當(dāng)前要刷新的行， 讀即刷新 ，刷新一行所需時(shí)間即是 一個(gè)存儲(chǔ)周期 。 刷新行數(shù) ：?jiǎn)蝹€(gè)芯片的單個(gè)矩陣的行數(shù)。 – 對(duì)于內(nèi)部包含多個(gè)存儲(chǔ)矩陣的芯片，各個(gè)矩陣的同一行是被同時(shí)刷新的。 – 對(duì)于多個(gè)芯片連接構(gòu)成的 DRAM， DRAM控制器將選中所有芯片的同一行來(lái)進(jìn)行逐行刷新。 單元刷新間隔時(shí)間 ： DRAM允許的最大信息保持時(shí)間；一般為 2ms。 刷新方式 ：集中式刷新、分散式刷新和異步式刷新。 在 2ms單元刷新間隔時(shí)間內(nèi)，集中對(duì) 128行刷新一遍，所需時(shí)間 128 500ns=64μ s，其余時(shí)間則用于訪問(wèn)操作。 在內(nèi)部刷新時(shí)間（ 64μ s）內(nèi)，不允許訪存，這段時(shí)間被稱(chēng)為 死時(shí)間 。 0 3 8 7 1 3 8 7 2 3 9 9 9訪 存 操 作 時(shí) 間刷 新時(shí) 間. . .. . . 2 m s（ A ） 集 中 式 刷新128 ??死時(shí)間率集中式刷新 例： 64K 1位 DRAM芯片中，存儲(chǔ)電路由 4個(gè)獨(dú)立的 128 128的存儲(chǔ)矩陣組成。設(shè)存儲(chǔ)器存儲(chǔ)周期為 500ns，單元刷新間隔是 2ms。 用在實(shí)時(shí)要求不高的場(chǎng)合。 在任何一個(gè)存儲(chǔ)周期內(nèi)，分為訪存和刷新兩個(gè)子周期。 – 訪存時(shí)間內(nèi)，供 CPU和其他主設(shè)備訪問(wèn)。 – 在刷新時(shí)間內(nèi)，對(duì) DRAM的某一行刷新。 存儲(chǔ)周期為 存儲(chǔ)器存儲(chǔ)周期的兩倍 ，即 500ns 2＝ 1μ s。 刷新周期縮短， 為 128 1 μ s ＝ 128 μ s。在 2ms的單元刷新間隔時(shí)間內(nèi)，對(duì) DRAM刷新了 2ms247。 128μ s遍。 （ B ） 分 散 式 刷 新存 儲(chǔ)周 期 0訪 存 刷 新. . .存 儲(chǔ)周 期 1存 儲(chǔ) 周期 1 9 9 92 m s分散式刷新 用在低速系統(tǒng)中。 （ C ） 異 步 式 刷 新訪 存刷 新 刷 新訪 存. . .2 m s異步式刷新 – 異步刷新采取折中的辦法，在 2ms內(nèi)分散地把各行刷新一遍。 – 避免了分散式刷新中不必要的多次刷新，提高了整機(jī)速度；同時(shí)又解決了集中式刷新中“死區(qū)”時(shí)間過(guò)長(zhǎng)的問(wèn)題。 – 刷新信號(hào)的周期為 2ms/128= s。讓刷新電路每隔 15μ s產(chǎn)生一個(gè)刷新信號(hào)，刷新一行。 用在大多數(shù)計(jì)算機(jī)中。 【 例 2】 說(shuō)明 1M 1位 DRAM片子的刷新方法，刷新周期定為 8ms 【 解 】 如果選擇一個(gè)行地址進(jìn)行刷新， 刷新地址為 A0— A8，因此這一行上的 2048個(gè)存儲(chǔ)元同時(shí)進(jìn)行刷新，即在 8ms內(nèi)進(jìn)行 512個(gè)周期的刷新。按照這個(gè)周期數(shù)， 512 2048＝ 1 048 567，即對(duì) 1M位的存儲(chǔ)元全部進(jìn)行刷新。刷新方式可采用：在 8ms中進(jìn)行 512次刷新操作的集中刷新方式，或按 8ms247。 512＝ 刷新一次的異步刷新方式。 amp。 amp。 ≥1 amp。 讀 /寫(xiě)與刷新操作的 CAS轉(zhuǎn)換電路 讀 /寫(xiě) 控制 CAS 刷新 延時(shí) CAS DRAM控制器 地址總線 刷新地址 計(jì)數(shù)器 地址多 路開(kāi)關(guān) 行列地址 刷新 定時(shí)器 仲裁 電路 控制信號(hào) 發(fā)生器 讀 /寫(xiě) RAS CAS WR DRAM 存儲(chǔ)器 CPU DRAM控制器結(jié)構(gòu)框圖 DRAM存儲(chǔ)器的特點(diǎn) 使用半導(dǎo)體器件中分布電容上有無(wú)電荷來(lái)表示 0和 1代碼。 電源不掉電 的情況下，信息也會(huì)丟失，因此需要不斷 刷新 。 存取速度慢，集成度高（容量大），價(jià)格低。 常用作內(nèi)存條。 SRAM和 DRAM的對(duì)比 比較內(nèi)容 SRAM DRAM 存儲(chǔ)信息 0和 1的方式 雙穩(wěn)態(tài)觸發(fā)器 極間電容上的電荷 電源不掉電時(shí) 信息穩(wěn)定 信息會(huì)丟失 刷新 不需要 需要 集成度 低 高 容量 小 大 價(jià)格 高 低 速度 快 慢 適用場(chǎng)合 Cache 主存 地 址 譯 碼 器 . . . A0 A1 A9 …… …… 0 …… . . . 1 數(shù)據(jù)緩沖器 …… 1023 讀出放大器 D0 D1 D7 CS …… …… Udo 0 1 … 7 0 0 0 … 1 1 1 0 … 1 … … … … … 1023 1 1 … 0 三、 半導(dǎo)體只讀存儲(chǔ)器 1．掩模式只讀存儲(chǔ)器（ MROM） 1024 8位 MROM：行與列線連接存儲(chǔ) ? 0” ，否則為 ? 1” 特點(diǎn)： （ 1）一次寫(xiě)入后不能修改，靈活差 （ 2）信息固定不變，可靠性高 （ 3）生產(chǎn)周期長(zhǎng)，只適合定型批量生產(chǎn) 寫(xiě)入 時(shí) ， EC接+12V， 要寫(xiě) 1的那一位的 D端斷開(kāi) ，用大電流燒斷熔絲；寫(xiě) 0位的 D端接地 ， 電流不經(jīng)過(guò)熔絲 。 如此逐字寫(xiě)入需要的信息 。 讀出 時(shí) ， EC接+5V， 信息從 D0～D3輸出 。 2． 可編程只讀存儲(chǔ)器 （ PROM) A0A1ECEC字地址譯碼器D0D3RR??R/ W 控制0123EC采用單譯碼結(jié)構(gòu)，存儲(chǔ)元 4 4位矩陣，共有 4個(gè)字，每字 4 位。 說(shuō)明： （ A） 讀出時(shí) ， Ec要接 5V電壓 ， 寫(xiě)入時(shí) Ec要接 12V （ B） 讀時(shí)操作： 熔絲不斷時(shí) ， 反相輸出為 1 熔絲燒斷時(shí) ， 反相輸出為 0 （ C） 寫(xiě)入只能一次 ， 一旦熔絲燒斷就不能復(fù)原 。 要寫(xiě) ? 0”， 使 D端斷開(kāi) 要寫(xiě) ? 1”， 使 D端接地 ， 使大電流燒斷熔絲 。 AI ++++++ N基體 P+ P+ S D SiO2 浮空多晶硅柵 EPROM 字線 位線 Vcc 3． 紫外光線可擦除可編程只讀存儲(chǔ)器 （ EPROM） 其柵級(jí)由 SiO2與多晶體硅做成 ， 且浮空 ， 管子做好時(shí)柵級(jí) （ G） 上無(wú)電荷 ， 該管不導(dǎo)通 ， 即漏級(jí) （ D） 和源級(jí) （ S） 間無(wú)電流 ， 存入的信息為 1， 若要寫(xiě)入 0， 則需要在 D和 S間加 25V電壓 ， 外加編程脈沖 （ 寬 50MS） 可擊穿 ， 電子注入硅柵 ， 高壓撤除后 ， 因硅柵有絕緣層包圍 ， 電子無(wú)法泄漏 ， 硅柵變負(fù)， 從而形成導(dǎo)電溝道 ， EPROM管導(dǎo)通 ， 存入信息 ? 0”。 片選和 編程邏輯 U CC Y 譯碼 X 譯碼 2 K 8 存儲(chǔ)矩陣 Y 門(mén) 輸出緩沖器 D 0 D 1 D 7 ? ? ? U PP 地 CE DE WE A 0 ? A 3 A 4 ? A 10 CE為低電平、 OE為高電平和 WE加負(fù)脈沖 D0~D7寫(xiě)入 CE為低電平、 OE為低電平和 WE為高電平從 D0~D7讀出 CE為低電平、 OE為 10V~15V和 WE加低電平整片擦除 OE為高電平和 WE為高電平 D0~D7輸出無(wú)高阻。 4．電可擦除電可改寫(xiě)只讀存儲(chǔ)器 (EEPROM) 存儲(chǔ)手段 非易失性 高密度 低功耗 單管單元 在線重寫(xiě) 字節(jié)寫(xiě)入 抗沖擊 MROM Y Y Y Y Y EPROM Y Y Y Y Y E2PROM Y Y Y Y Y NOVRAM Y Y Y Y FLASH Y Y Y Y Y Y 第四節(jié) 主存儲(chǔ)器組織 存儲(chǔ)器與 CPU線相連的有 地址線 、 數(shù)據(jù)線 和 控制線 。 對(duì)存儲(chǔ)器進(jìn)行讀 /寫(xiě)操作： – 首先由地址總線給出地址信號(hào)， – 然后要發(fā)出讀操 作或?qū)懖僮鞯目刂菩盘?hào)， – 最后在數(shù)據(jù)總線上進(jìn)行信息交流。 根據(jù)芯片結(jié)構(gòu)的不同，連接方式可以采用： – 位并聯(lián)法（位擴(kuò)展法）：從字長(zhǎng)方向擴(kuò)展 – 地址串聯(lián)法（字?jǐn)U展法）：從字?jǐn)?shù)方向擴(kuò)展。 一、 存儲(chǔ)器與 CPU的連接 芯片數(shù) =計(jì)算機(jī)字長(zhǎng) N /芯片存儲(chǔ)字長(zhǎng) n 位擴(kuò)展法（ 位并聯(lián)法） ： 當(dāng)芯片的容量和主存容量相同，而位數(shù)不足時(shí)，就要對(duì)位數(shù)進(jìn)行擴(kuò)展。 方法： 將多片存儲(chǔ)芯片的地址端、片選端和讀 /寫(xiě)控制端各自并聯(lián)在一起，而他們的數(shù)據(jù)端分別引出，連到存儲(chǔ)器不同位的數(shù)據(jù)總線上。 解：①分析： 8K=8192=213，要 13根地址線，由于要組成 8位數(shù)據(jù)線則要求位擴(kuò)展，需要 8塊 8K 1的存儲(chǔ)芯片，由于每個(gè)地址選中 8塊芯片都選中，因而 CS引腳都為低電平（接地）。 例 1：用 8K 1的 RAM組成 8K 8的存儲(chǔ)器 ② 結(jié)構(gòu)圖 ③ 結(jié)果討論： 由上結(jié)構(gòu)圖組成存儲(chǔ)器中讀寫(xiě)控制線沒(méi)有畫(huà)出，主要可以分析地址的范圍應(yīng)為 0000H~1FFFH。 8 I / O 7 I / O 6 I / O 5 I / O 4 I / O 3 I / O 地址總線 2 I / O 1 8K 1 I / O 中 央 處理器 （ C P U ） 數(shù)據(jù)總線 A 0 ? A 12 D 0 D 7 例 2：用 1K 4位芯片構(gòu)成 1K 8位存儲(chǔ)器 CPU WE CS A9 A0 A9 A9 A0 A0 D0 D1 D2 D3 D4 D5 D6 D7 D1 D1 D2 D0 D0 D3 D3 D2 CS WE MREQ R/W 要點(diǎn)： （ 1）芯片的地址線 A、讀寫(xiě)控制信號(hào) WE、片選信號(hào) CS分別連在一起； （ 2）芯片的數(shù)據(jù)線 D分別對(duì)應(yīng)于所搭建的存儲(chǔ)器的高若干位和低若干位。 CPU WE CS A9 A0 A9 A9 A0 A0 D0 D7 D0 D0 D3 D3 CS WE MREQ R/W ~ ~ ~ 芯片數(shù) =存儲(chǔ)器存儲(chǔ)單元數(shù) M／芯片存儲(chǔ)單元數(shù) m ２、地址串聯(lián)法（ 字?jǐn)U展法）： 當(dāng)芯片字長(zhǎng)與主存相同，而容量不足時(shí)，就需要用幾片存儲(chǔ)器芯片組成合起來(lái)的存儲(chǔ)空間即地址空間進(jìn)行擴(kuò)展，稱(chēng)為字?jǐn)U展。 方法： 將各芯片的地址線，數(shù)據(jù)線、讀 /寫(xiě)線分別并聯(lián)在一起，片選信號(hào)單獨(dú)連接，用來(lái)區(qū)分各片地址，用高位地址經(jīng)過(guò)譯碼而產(chǎn)生的輸出信號(hào)作為各個(gè)芯片的片選信號(hào)，用低位地址作為各芯片的片內(nèi)地址。 例 1：用 1K 8位芯片構(gòu)成 4K 8位存儲(chǔ)器 地址分配關(guān)系 0 1023 1024 2047 2048 3071 3072 4095 0 0 0 0 1023 1023 1023 1023 A11 A10 A9 A8 A0 0 0 0 0 0 1