【文章內(nèi)容簡介】 器和 I / O 門32 1 2 8 存儲元1 2 8 輸出放大器64 條行選擇線的譯碼器32 1 2 8 存儲元7b鎖存器（行）7b鎖存器（列）輸出鎖存器和緩沖器DOUT時鐘發(fā)生器（ 1 ）時鐘發(fā)生器（ 2 ）寫信號鎖存器 輸入數(shù)據(jù)鎖存器A0? A6DINWECA SRA S2116的邏輯結(jié)構(gòu)示意圖 DRAM與 SRAM有兩點不同： （ 1） 數(shù)據(jù)輸入輸出分開 （ DRAM： Din和 Dout） （ 2）控制信號 DRAM只有 WE，而沒有 CS 定義： 刷新。 動態(tài)存儲器依靠電容電荷存儲信息。平時無電源 供電，時間一長電容電荷會泄放，需定期向電容 補充電荷，以保持信息不變。 定期向電容補充電荷 原因： 刷新周期 ：從上一次刷新結(jié)束到下一次對整個 DRAM全部刷新一遍為止，這一段時間間隔稱為刷新周期。 刷新操作 ：即是按行來執(zhí)行內(nèi)部的讀操作。由刷新計數(shù)器產(chǎn)生行地址，選擇當前要刷新的行， 讀即刷新 ，刷新一行所需時間即是 一個存儲周期 。 刷新行數(shù) ：單個芯片的單個矩陣的行數(shù)。 – 對于內(nèi)部包含多個存儲矩陣的芯片，各個矩陣的同一行是被同時刷新的。 – 對于多個芯片連接構(gòu)成的 DRAM， DRAM控制器將選中所有芯片的同一行來進行逐行刷新。 單元刷新間隔時間 ： DRAM允許的最大信息保持時間；一般為 2ms。 刷新方式 ：集中式刷新、分散式刷新和異步式刷新。 在 2ms單元刷新間隔時間內(nèi)，集中對 128行刷新一遍，所需時間 128 500ns=64μ s，其余時間則用于訪問操作。 在內(nèi)部刷新時間（ 64μ s）內(nèi)，不允許訪存，這段時間被稱為 死時間 。 0 3 8 7 1 3 8 7 2 3 9 9 9訪 存 操 作 時 間刷 新時 間. . .. . . 2 m s（ A ） 集 中 式 刷新128 ??死時間率集中式刷新 例： 64K 1位 DRAM芯片中，存儲電路由 4個獨立的 128 128的存儲矩陣組成。設(shè)存儲器存儲周期為 500ns，單元刷新間隔是 2ms。 用在實時要求不高的場合。 在任何一個存儲周期內(nèi)，分為訪存和刷新兩個子周期。 – 訪存時間內(nèi)，供 CPU和其他主設(shè)備訪問。 – 在刷新時間內(nèi)，對 DRAM的某一行刷新。 存儲周期為 存儲器存儲周期的兩倍 ，即 500ns 2＝ 1μ s。 刷新周期縮短， 為 128 1 μ s ＝ 128 μ s。在 2ms的單元刷新間隔時間內(nèi)，對 DRAM刷新了 2ms247。 128μ s遍。 （ B ） 分 散 式 刷 新存 儲周 期 0訪 存 刷 新. . .存 儲周 期 1存 儲 周期 1 9 9 92 m s分散式刷新 用在低速系統(tǒng)中。 （ C ） 異 步 式 刷 新訪 存刷 新 刷 新訪 存. . .2 m s異步式刷新 – 異步刷新采取折中的辦法，在 2ms內(nèi)分散地把各行刷新一遍。 – 避免了分散式刷新中不必要的多次刷新，提高了整機速度；同時又解決了集中式刷新中“死區(qū)”時間過長的問題。 – 刷新信號的周期為 2ms/128= s。讓刷新電路每隔 15μ s產(chǎn)生一個刷新信號，刷新一行。 用在大多數(shù)計算機中。 【 例 2】 說明 1M 1位 DRAM片子的刷新方法，刷新周期定為 8ms 【 解 】 如果選擇一個行地址進行刷新， 刷新地址為 A0— A8，因此這一行上的 2048個存儲元同時進行刷新，即在 8ms內(nèi)進行 512個周期的刷新。按照這個周期數(shù)， 512 2048＝ 1 048 567，即對 1M位的存儲元全部進行刷新。刷新方式可采用：在 8ms中進行 512次刷新操作的集中刷新方式，或按 8ms247。 512＝ 刷新一次的異步刷新方式。 amp。 amp。 ≥1 amp。 讀 /寫與刷新操作的 CAS轉(zhuǎn)換電路 讀 /寫 控制 CAS 刷新 延時 CAS DRAM控制器 地址總線 刷新地址 計數(shù)器 地址多 路開關(guān) 行列地址 刷新 定時器 仲裁 電路 控制信號 發(fā)生器 讀 /寫 RAS CAS WR DRAM 存儲器 CPU DRAM控制器結(jié)構(gòu)框圖 DRAM存儲器的特點 使用半導(dǎo)體器件中分布電容上有無電荷來表示 0和 1代碼。 電源不掉電 的情況下，信息也會丟失，因此需要不斷 刷新 。 存取速度慢，集成度高（容量大），價格低。 常用作內(nèi)存條。 SRAM和 DRAM的對比 比較內(nèi)容 SRAM DRAM 存儲信息 0和 1的方式 雙穩(wěn)態(tài)觸發(fā)器 極間電容上的電荷 電源不掉電時 信息穩(wěn)定 信息會丟失 刷新 不需要 需要 集成度 低 高 容量 小 大 價格 高 低 速度 快 慢 適用場合 Cache 主存 地 址 譯 碼 器 . . . A0 A1 A9 …… …… 0 …… . . . 1 數(shù)據(jù)緩沖器 …… 1023 讀出放大器 D0 D1 D7 CS …… …… Udo 0 1 … 7 0 0 0 … 1 1 1 0 … 1 … … … … … 1023 1 1 … 0 三、 半導(dǎo)體只讀存儲器 1．掩模式只讀存儲器（ MROM） 1024 8位 MROM：行與列線連接存儲 ? 0” ，否則為 ? 1” 特點： （ 1）一次寫入后不能修改，靈活差 （ 2）信息固定不變，可靠性高 （ 3）生產(chǎn)周期長，只適合定型批量生產(chǎn) 寫入 時 ， EC接+12V， 要寫 1的那一位的 D端斷開 ，用大電流燒斷熔絲；寫 0位的 D端接地 ， 電流不經(jīng)過熔絲 。 如此逐字寫入需要的信息 。 讀出 時 ， EC接+5V， 信息從 D0～D3輸出 。 2． 可編程只讀存儲器 （ PROM) A0A1ECEC字地址譯碼器D0D3RR??R/ W 控制0123EC采用單譯碼結(jié)構(gòu)，存儲元 4 4位矩陣，共有 4個字，每字 4 位。 說明： （ A） 讀出時 ， Ec要接 5V電壓 ， 寫入時 Ec要接 12V （ B） 讀時操作： 熔絲不斷時 ， 反相輸出為 1 熔絲燒斷時 ， 反相輸出為 0 （ C） 寫入只能一次 ， 一旦熔絲燒斷就不能復(fù)原 。 要寫 ? 0”， 使 D端斷開 要寫 ? 1”， 使 D端接地 ， 使大電流燒斷熔絲 。 AI ++++++ N基體 P+ P+ S D SiO2 浮空多晶硅柵 EPROM 字線 位線 Vcc 3． 紫外光線可擦除可編程只讀存儲器 （ EPROM） 其柵級由 SiO2與多晶體硅做成 ， 且浮空 ， 管子做好時柵級 （ G） 上無電荷 ， 該管不導(dǎo)通 ， 即漏級 （ D） 和源級 （ S） 間無電流 ， 存入的信息為 1， 若要寫入 0， 則需要在 D和 S間加 25V電壓 ， 外加編程脈沖 （ 寬 50MS） 可擊穿 ， 電子注入硅柵 ， 高壓撤除后 ， 因硅柵有絕緣層包圍 ， 電子無法泄漏 ， 硅柵變負， 從而形成導(dǎo)電溝道 ， EPROM管導(dǎo)通 ， 存入信息 ? 0”。 片選和 編程邏輯 U CC Y 譯碼 X 譯碼 2 K 8 存儲矩陣 Y 門 輸出緩沖器 D 0 D 1 D 7 ? ? ? U PP 地 CE DE WE A 0 ? A 3 A 4 ? A 10 CE為低電平、 OE為高電平和 WE加負脈沖 D0~D7寫入 CE為低電平、 OE為低電平和 WE為高電平從 D0~D7讀出 CE為低電平、 OE為 10V~15V和 WE加低電平整片擦除 OE為高電平和 WE為高電平 D0~D7輸出無高阻。 4．電可擦除電可改寫只讀存儲器 (EEPROM) 存儲手段 非易失性 高密度 低功耗 單管單元 在線重寫 字節(jié)寫入 抗沖擊 MROM Y Y Y Y Y EPROM Y Y Y Y Y E2PROM Y Y Y Y Y NOVRAM Y Y Y Y FLASH Y Y Y Y Y Y 第四節(jié) 主存儲器組織 存儲器與 CPU線相連的有 地址線 、 數(shù)據(jù)線 和 控制線 。 對存儲器進行讀 /寫操作： – 首先由地址總線給出地址信號， – 然后要發(fā)出讀操 作或?qū)懖僮鞯目刂菩盘枺? – 最后在數(shù)據(jù)總線上進行信息交流。 根據(jù)芯片結(jié)構(gòu)的不同，連接方式可以采用： – 位并聯(lián)法（位擴展法）：從字長方向擴展 – 地址串聯(lián)法（字擴展法）：從字數(shù)方向擴展。 一、 存儲器與 CPU的連接 芯片數(shù) =計算機字長 N /芯片存儲字長 n 位擴展法（ 位并聯(lián)法） ： 當芯片的容量和主存容量相同，而位數(shù)不足時，就要對位數(shù)進行擴展。 方法： 將多片存儲芯片的地址端、片選端和讀 /寫控制端各自并聯(lián)在一起，而他們的數(shù)據(jù)端分別引出，連到存儲器不同位的數(shù)據(jù)總線上。 解：①分析： 8K=8192=213，要 13根地址線，由于要組成 8位數(shù)據(jù)線則要求位擴展，需要 8塊 8K 1的存儲芯片，由于每個地址選中 8塊芯片都選中，因而 CS引腳都為低電平（接地）。 例 1：用 8K 1的 RAM組成 8K 8的存儲器 ② 結(jié)構(gòu)圖 ③ 結(jié)果討論： 由上結(jié)構(gòu)圖組成存儲器中讀寫控制線沒有畫出，主要可以分析地址的范圍應(yīng)為 0000H~1FFFH。 8 I / O 7 I / O 6 I / O 5 I / O 4 I / O 3 I / O 地址總線 2 I / O 1 8K 1 I / O 中 央 處理器 （ C P U ） 數(shù)據(jù)總線 A 0 ? A 12 D 0 D 7 例 2：用 1K 4位芯片構(gòu)成 1K 8位存儲器 CPU WE CS A9 A0 A9 A9 A0 A0 D0 D1 D2 D3 D4 D5 D6 D7 D1 D1 D2 D0 D0 D3 D3 D2 CS WE MREQ R/W 要點： （ 1）芯片的地址線 A、讀寫控制信號 WE、片選信號 CS分別連在一起； （ 2）芯片的數(shù)據(jù)線 D分別對應(yīng)于所搭建的存儲器的高若干位和低若干位。 CPU WE CS A9 A0 A9 A9 A0 A0 D0 D7 D0 D0 D3 D3 CS WE MREQ R/W ~ ~ ~ 芯片數(shù) =存儲器存儲單元數(shù) M／芯片存儲單元數(shù) m ２、地址串聯(lián)法（ 字擴展法）： 當芯片字長與主存相同，而容量不足時，就需要用幾片存儲器芯片組成合起來的存儲空間即地址空間進行擴展，稱為字擴展。 方法： 將各芯片的地址線，數(shù)據(jù)線、讀 /寫線分別并聯(lián)在一起，片選信號單獨連接，用來區(qū)分各片地址，用高位地址經(jīng)過譯碼而產(chǎn)生的輸出信號作為各個芯片的片選信號，用低位地址作為各芯片的片內(nèi)地址。 例 1：用 1K 8位芯片構(gòu)成 4K 8位存儲器 地址分配關(guān)系 0 1023 1024 2047 2048 3071 3072 4095 0 0 0 0 1023 1023 1023 1023 A11 A10 A9 A8 A0 0 0 0 0 0 1