《半導(dǎo)體存儲(chǔ)器》ppt課件(文件)
【正文】 存儲(chǔ)單元數(shù) 每單元的存儲(chǔ)位數(shù) N=2n(n為 地址線 根數(shù)） 存取速度 一般用最大存取時(shí)間或存取周期來(lái)描述 。 存取周期愈 短 ， 其存取速度愈 高 功耗 包括 “ 維持功耗 ” 和 “ 操作功耗 ” 。 價(jià)格 第 6章： ① 存儲(chǔ)體 存儲(chǔ)器芯片的主要部分 ， 用來(lái)存儲(chǔ)信息 ② 地址譯碼電路 根據(jù)輸入的地址編碼來(lái)選中芯片內(nèi)某個(gè)特定的存儲(chǔ)單元 ③ 片選和讀寫(xiě)控制邏輯 選中存儲(chǔ)芯片 ， 控制讀寫(xiě)操作 第 6章： ① 存儲(chǔ)矩陣 （ 存儲(chǔ)體 ） 存儲(chǔ)體是存儲(chǔ) 1或 0信息的電路實(shí)體 ， 它由許多個(gè)存儲(chǔ)單元組成 ， 可存儲(chǔ) 1位 （ 位片結(jié)構(gòu) ） 或多位 （ 字片結(jié)構(gòu) ） 二進(jìn)制數(shù)據(jù) ， 每一位二進(jìn)制數(shù) 需要一個(gè)基本存儲(chǔ)電路 。 單譯碼方式 地址譯碼器只有一個(gè) ， 存儲(chǔ)單元呈線性排列 。 減少芯片內(nèi)的地址譯碼 電路 ， 但速度慢 。低電平進(jìn)行寫(xiě)操作 三態(tài)雙向緩沖器 1）數(shù)據(jù)輸入 /輸出采用三態(tài)雙向緩沖器控制，可方便地與系統(tǒng)數(shù)據(jù)總線相連接。 第 6章： 靜態(tài) RAM SRAM的基本存儲(chǔ)單元是 觸發(fā)器電路 。 ? 寫(xiě)入 –字線為高電平 ，從位線寫(xiě)入 *2. 靜態(tài) RAM電路構(gòu)成 圖 67 靜態(tài) RAM芯片的結(jié)構(gòu)示意圖 第 6章： SRAM芯片 2114 存儲(chǔ)容量為 1024 4 18個(gè) 引腳： 10根地址線 A9～ A0 4根數(shù)據(jù)線 I/O4～ I/O1 片選 CS 讀寫(xiě) WE 1 2 3 4 5 6 7 8 9 18 1716 15 14 13 12 11 10 Vcc A7 A8 A9 I/O1 I/O2 I/O3 I/O4 WE* A6 A5 A4 A3 A0 A1 A2 CS* GND 功能 第 5章： SRAM芯片 6264 存儲(chǔ)容量為 8K 8 28個(gè)引腳： 13根地址 線 A12～ A0 8根數(shù)據(jù)線 D7～ D0 片選 CS CS2 讀寫(xiě) WE、 OE 功能 +5V WE* CS2 A8 A9 A11 OE* A10 CS1* D7 D6 D5 D4 D3 NC A12 A7 A6 A5 A4 A3 A2 A1 A0 D0 D1 D2 GND 1 2 3 4 5 6 7 8 9 10 11 12 13 14 28 27 26 25 24 23 22 21 20 19 18 17 16 15 動(dòng)態(tài) RAM(DRAM) DRAM的基本存儲(chǔ)單元是 單個(gè)場(chǎng)效應(yīng)管及其極間電容 。 由于 Y=0， 在數(shù)據(jù)線 D不能讀出數(shù)據(jù) 。 因 C C1間的電荷重分配破壞了原存信息，讀出后需重寫(xiě) 。 3）控制電路 RAS：行地址選通信號(hào) CAS：列地址選通信號(hào) WE：寫(xiě)允許信號(hào) 注： 無(wú) CS片選信號(hào)線 4）三態(tài)雙向緩沖器 動(dòng)態(tài)存儲(chǔ)器芯片舉例 存儲(chǔ)容量為 64K 1 16個(gè) 引腳： 8根地址線 A7～ A0 1根數(shù)據(jù)輸入線 DIN 1根數(shù)據(jù)輸出線 DOUT 行地址選通 RAS* 列地址選通 CAS* 讀寫(xiě)控制 WE* NC DIN WE* RAS* A0 A2 A1 GND VSS CAS* DOUT A6 A3 A4 A5 A7 1 2 3 4 5 6 7 8 16 15 14
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