半導(dǎo)體存儲器ppt課件-免費(fèi)閱讀
【正文】 因此共需芯片總數(shù)： N/K M/J 第 6章： (1)譯碼和譯碼器 譯碼：將某個(gè)特定的 “ 編碼輸入 ” 翻譯為唯一“ 有效輸出 ” 的過程 譯碼電路可以使用 門電路組合邏輯 譯碼電路更多的是采用集成 譯碼器 常用的 2:4譯碼器： 74LS139 常用的 3:8譯碼器： 74LS138 常用的 4:16譯碼器： 74LS154 *第 6章： ⑵ 全譯碼 全譯碼 ： 所有的系統(tǒng)地址線均參與對存儲單元的譯碼尋址 ，包括 片內(nèi)譯碼 ： 低位地址線對芯片內(nèi)各存儲單元的譯碼尋址 片選譯碼 ： 高位地址線對存儲芯片的譯碼尋址 采用全譯碼 ， 每個(gè)存儲單元的地址都是唯一的 ， 不存在地址重復(fù) 譯碼電路可能比較復(fù)雜 、 連線也較多 示例 *第 6章： ⑶ 部分譯碼 部分譯碼：只有部分高位地址線參與對存儲芯片的 譯碼 。 2）在“允許存儲器操作信號”及“刷新命令”的共同控制下，來自 CPU或外部電路的刷新行地址計(jì)數(shù)器的信號選通存儲器的某一行（列信號處于高阻態(tài)），進(jìn)行刷新。 1）讀出信息必須經(jīng)過靈敏的讀出放大器才能輸出。 每個(gè)基本存儲單元存儲二進(jìn)制數(shù) 1位 ,由 6個(gè)晶體管組成 。 選擇線數(shù)目較少 ， 適用于大容量的存儲器 。 存儲體中的基本電路配置成一定的陣列并進(jìn)行編址 ， 因此也叫存儲矩陣 。第 6章 第 6章 ： 半導(dǎo)體存儲器概述 按速度由快到慢 ， 容量由小到大 ， 存儲器可分為： cpu寄存器 、高速緩沖存儲器 、 主存儲器 、 輔助存儲器 。 存儲芯片中基本存儲電路的排列通常有： N N N 8三種 。 第 6章： （ 1） 單譯碼方式 （ 2） 雙譯碼方式 第 6章： 3. 片選和讀寫控制邏輯 片選端 CS或 CE 有效時(shí) ， 可以對該芯片進(jìn)行讀寫操作 輸出 OE 輸出開放引線段 ,高電平有效 ， 允許芯片內(nèi)數(shù)據(jù)輸出 該控制端對應(yīng)系統(tǒng)的讀控制線 寫 WE 寫開放引線段 ,低電平有效 ， 控制寫操作 。 許多個(gè)基本存儲單元形成行列存儲矩陣 。 因： C2/C1≈10( 芯片容量越大， C2越大），因此讀“ 1”時(shí)的電壓增量與讀“ 0” 時(shí)的電壓增量相差只有幾百毫伏。 3） 刷新次數(shù) 等于 單個(gè) 存儲矩陣的 行數(shù) N 設(shè) N=2n， n為刷新地址計(jì)數(shù)器的觸發(fā)器位數(shù)。 每個(gè)存儲單元將對應(yīng)多個(gè)地址 （ 地址重復(fù) ） ， 需要 選取一個(gè)可用地址 可簡化譯碼電路的設(shè)計(jì) ， 但系統(tǒng)的部分地址空間將被浪費(fèi) 示例 *第 6章： ⑷ 線選譯碼 線選譯碼：只用少數(shù)幾根高位地址線進(jìn)行芯片的譯碼 ， 且每根負(fù)責(zé)選中一個(gè)芯片 （ 組 ） 雖構(gòu)成簡單 ， 但地址空間嚴(yán)重浪費(fèi) 必然會出現(xiàn)地址重復(fù) （ 一個(gè)存儲單元對應(yīng)多個(gè)存儲地址 ） 一個(gè)存儲地址會對應(yīng)多個(gè)存儲單元 多個(gè)存儲單元共用的存儲地址不應(yīng)使用 示例 存儲器系統(tǒng)與 CPU系統(tǒng)連接實(shí)例 一、 EPROM、 RAM子系統(tǒng)與 CPU主系統(tǒng)的連接 二、 8086CPU的最小模式與靜態(tài) RAM的連接 CPU與 RAM存儲器系統(tǒng)連接時(shí)主要需要解決 : 數(shù)據(jù)總線 (DB) 地址總線 (AB) 控制總線 (CB) 的問題 存儲器的地址分配和片選問題； 控制信號的連接問題； CPU總線的負(fù)載能力問題； CPU的時(shí)序和存儲器芯片的存取速度的配合問題。 設(shè)芯片容量 J K 存儲器容量 M N ， 其中 JM且 KN 擴(kuò)展方法：用 N/K塊芯片組成一個(gè)芯片組實(shí)現(xiàn)位擴(kuò)展 ， 用M/J個(gè)這種芯片組滿足存儲單元數(shù)的要求 。 3）控制電路
教學(xué)課件相關(guān)推薦
鄂ICP備17016276號-1