半導(dǎo)體存儲(chǔ)器ppt課件(更新版)
【正文】 第 5章： SRAM芯片 6264 存儲(chǔ)容量為 8K 8 28個(gè)引腳： 13根地址 線 A12～ A0 8根數(shù)據(jù)線 D7～ D0 片選 CS CS2 讀寫 WE、 OE 功能 +5V WE* CS2 A8 A9 A11 OE* A10 CS1* D7 D6 D5 D4 D3 NC A12 A7 A6 A5 A4 A3 A2 A1 A0 D0 D1 D2 GND 1 2 3 4 5 6 7 8 9 10 11 12 13 14 28 27 26 25 24 23 22 21 20 19 18 17 16 15 動(dòng)態(tài) RAM(DRAM) DRAM的基本存儲(chǔ)單元是 單個(gè)場(chǎng)效應(yīng)管及其極間電容 。 因 C C1間的電荷重分配破壞了原存信息，讀出后需重寫 。 根據(jù)刷新周期時(shí)間的不同 ， 通常有三種刷新方式： （ 1） 定時(shí)集中刷新方式 。 2114與 8088CPU的連接（最小模式） DB A0? A9 A0? A9 A0? A9 A0? A9 A0? A9 CS CS CS CS WE WE WE WE D3?D0 D7?D4 D7?D4 D3?D0 2114 2114 2114 2114 D7?D0 CPU A19? A10 IO/M 1K 1K WR AB CB 片選譯碼 ? ? ? ? ? 第 6章： 教學(xué)要求 1. 了解各類半導(dǎo)體存儲(chǔ)器的應(yīng)用特點(diǎn) 2. 熟悉半導(dǎo)體存儲(chǔ)器芯片的結(jié)構(gòu) SRAM 211 DRAM 411 EPROM 276 EEPROM 2817A的引腳功能； 4. 掌握存儲(chǔ)芯片與 CPU連接的方法 ， 特別是片選端的處理 習(xí)題 （ 第 232頁 ） 3 。 （ 3） 同步刷新方式 。 因未選通時(shí)，泄漏電流使 C1不斷放電，同時(shí) C1很小，所以存儲(chǔ)電荷的保存時(shí)間很短，通常不超過 2ms，故必須在 2ms時(shí)間內(nèi)對(duì)存儲(chǔ)信息進(jìn)行周期性再生或刷新。 必須配備 “ 讀出再生放大電路 ” 進(jìn)行刷新 每次同時(shí)對(duì)一行的存儲(chǔ)單元進(jìn)行刷新 許多個(gè)基本存儲(chǔ)單元形成行列存儲(chǔ)矩陣 DRAM一般采用 “ 位結(jié)構(gòu) ” 存儲(chǔ)體： 每個(gè)存儲(chǔ)單元存放一位 需要 8個(gè)存儲(chǔ)芯片構(gòu)成一個(gè)字節(jié)單元 每個(gè)字節(jié)存儲(chǔ)單元具有一個(gè)地址 行選線 列選線 Q1 Q2 C1 C2 圖 69 動(dòng)態(tài)基本存儲(chǔ)電路 *工作過程 寫入 W=1,Y=1 Q通 D=0 C1放電 寫入 0 D=1 C1充電 寫入 1 讀出 W=1,Y=1,Q通 C1電荷較多為 1 ,則 C1被放電 ,使 D=1,此后 C1上無電荷 ,因此動(dòng)態(tài) RAM是破壞性讀出 . 讀出過程 : 先讀出 ,后寫入 *工作過程 刷新 每隔 2ms必須刷新一次 。 寫操作： CS為高， R/W,WE為低，數(shù)據(jù)從系統(tǒng)數(shù)據(jù)總線三態(tài)雙向緩沖器傳送至存儲(chǔ)器中相應(yīng)的基本存儲(chǔ)電路。 選擇線數(shù)目較多 ， 適用于小容量字結(jié)構(gòu)存儲(chǔ)器 。 可靠性 可靠性一般是指存儲(chǔ)器抗外界電磁場(chǎng) 、 溫度等因素變化干擾的能力 。 應(yīng)在保證速度的前提下盡可能減小功耗 ， 特別是 “ 維持功耗 ” 。譯碼輸出的字選擇線直接選中與地址碼對(duì)應(yīng)的存儲(chǔ)單元 。 2） 讀操作： CS、 OE、 R/W,WE為高，數(shù)據(jù)從基本存儲(chǔ)電路經(jīng)三態(tài)雙向緩沖器傳送至系統(tǒng)數(shù)據(jù)總線。 數(shù)據(jù)以電荷的形式直接存在極間電容上 。 3）信息不能長(zhǎng)久保存。 （ 2） 非同步的刷新方式
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