《半導體存儲器》ppt課件-文庫吧
2025-04-21 12:44 本頁面
【正文】 0 列譯碼 A3A4A5 0 1 7 64個單元 單譯碼 雙譯碼 地址譯碼器 單譯碼結構 雙譯碼結構 雙譯碼可簡化芯片設計 主要采用的譯碼結構 對地址信號譯碼 ， 有兩種譯碼編址方法 。 單譯碼方式 地址譯碼器只有一個 ， 存儲單元呈線性排列 。譯碼輸出的字選擇線直接選中與地址碼對應的存儲單元 。 選擇線數目較多 ， 適用于小容量字結構存儲器 。 雙譯碼方式 地址譯碼器有兩個 。 減少芯片內的地址譯碼 電路 ， 但速度慢 。 選擇線數目較少 ， 適用于大容量的存儲器 。 第 6章： （ 1） 單譯碼方式 （ 2） 雙譯碼方式 第 6章： 3. 片選和讀寫控制邏輯 片選端 CS或 CE 有效時 ， 可以對該芯片進行讀寫操作 輸出 OE 輸出開放引線段 ,高電平有效 ， 允許芯片內數據輸出 該控制端對應系統(tǒng)的讀控制線 寫 WE 寫開放引線段 ,低電平有效 ， 控制寫操作 。 有效時 ， 數據進入被尋址的單元中 該控制端對應系統(tǒng)的寫控制線 R/W 讀 /寫控制引線端 ,高電平進行讀操作 。低電平進行寫操作 三態(tài)雙向緩沖器 1）數據輸入 /輸出采用三態(tài)雙向緩沖器控制，可方便地與系統(tǒng)數據總線相連接。 2） 讀操作： CS、 OE、 R/W,WE為高，數據從基本存儲電路經三態(tài)雙向緩沖器傳送至系統(tǒng)數據總線。 寫操作： CS為高， R/W,WE為低，數據從系統(tǒng)數據總線三態(tài)雙向緩沖器傳送至存儲器中相應的基本存儲電路。 非讀 /寫操作： CS、 OE為低，三態(tài)雙向緩沖器對系統(tǒng)數據總線呈現高阻狀態(tài)，使存儲器芯片與系統(tǒng)數據總線完全隔離。 第 6章： 靜態(tài) RAM SRAM的基本存儲單元是 觸發(fā)器電路 。 每個基本存儲單元存儲二進制數 1位 ,由 6個晶體管組成 。 許多個基本存儲單元形成行列存儲矩陣 。 SRAM一般采用 “ 字結構 ” 存儲矩陣： 每個存儲單元存放多位 （ 16等 ） 每個存儲單元具有一個地址 SRAM 2114 SRAM 6264 * 構成 （ 6個 NMOS場效應管 ） 圖 65 NMOS靜態(tài)基本存儲電路 工作過程 ? 讀出 –字線為高電平 ，從位線讀出數據 。 ? 寫入 –字線為高電平 ，從位線寫入 *2. 靜態(tài) RAM電路構成 圖 67 靜態(tài) RAM芯片的結構示意圖 第 6章： SRAM芯片 2114 存儲容量為 1024 4 18個 引腳： 10根地址線 A9～ A0 4根數據線 I/O4～ I/O1 片選 CS 讀寫 WE 1 2 3 4 5 6 7 8 9 18 1716 15 14 13 12 11 10 Vcc A7 A8 A9 I/O1 I/O2 I/O3 I/O4 WE* A6 A5 A4 A3 A0 A1 A2 CS* GND 功能 第 5章： SRAM芯片 6264 存儲容量為 8K 8 28個引腳： 13根地址 線 A12～ A0 8根數據線 D7～ D0 片選 CS CS2 讀寫 WE、 OE 功能 +5V WE* CS2 A8 A9 A11 OE* A10 CS1* D7 D6 D5 D4 D3 NC A12 A7 A6 A5 A4 A3 A2 A1 A0 D0 D1 D2 GND 1 2 3 4 5 6 7 8 9 10 11 12 13
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