半導(dǎo)體存儲(chǔ)器ppt課件-文庫吧資料
2025-05-12 12:44本頁面
【正文】 2 8 選1行譯碼I/O門（1 / 4 ）輸出緩沖行時(shí)鐘緩沖列時(shí)鐘緩沖輸入緩沖寫允許時(shí)鐘緩沖A 0A 1A 2A 3A 4A 5A 6A 7RASCASWED O UTD IN (b) 2164的內(nèi)部結(jié) 構(gòu) 動(dòng)態(tài) RAM的刷新 注： 1） 刷新按行進(jìn)行 ， 一個(gè)刷新周期（往往與讀 /寫周期相等 ）對(duì)一行的所有基本存儲(chǔ)電路都刷新一遍。 因未選通時(shí)，泄漏電流使 C1不斷放電，同時(shí) C1很小，所以存儲(chǔ)電荷的保存時(shí)間很短，通常不超過 2ms，故必須在 2ms時(shí)間內(nèi)對(duì)存儲(chǔ)信息進(jìn)行周期性再生或刷新。 因 C C1間的電荷重分配破壞了原存信息，讀出后需重寫 。 因： C2/C1≈10( 芯片容量越大， C2越大），因此讀“ 1”時(shí)的電壓增量與讀“ 0” 時(shí)的電壓增量相差只有幾百毫伏。 由于 Y=0， 在數(shù)據(jù)線 D不能讀出數(shù)據(jù) 。 必須配備 “ 讀出再生放大電路 ” 進(jìn)行刷新 每次同時(shí)對(duì)一行的存儲(chǔ)單元進(jìn)行刷新 許多個(gè)基本存儲(chǔ)單元形成行列存儲(chǔ)矩陣 DRAM一般采用 “ 位結(jié)構(gòu) ” 存儲(chǔ)體： 每個(gè)存儲(chǔ)單元存放一位 需要 8個(gè)存儲(chǔ)芯片構(gòu)成一個(gè)字節(jié)單元 每個(gè)字節(jié)存儲(chǔ)單元具有一個(gè)地址 行選線 列選線 Q1 Q2 C1 C2 圖 69 動(dòng)態(tài)基本存儲(chǔ)電路 *工作過程 寫入 W=1,Y=1 Q通 D=0 C1放電 寫入 0 D=1 C1充電 寫入 1 讀出 W=1,Y=1,Q通 C1電荷較多為 1 ,則 C1被放電 ,使 D=1,此后 C1上無電荷 ,因此動(dòng)態(tài) RAM是破壞性讀出 . 讀出過程 : 先讀出 ,后寫入 *工作過程 刷新 每隔 2ms必須刷新一次 。 ? 寫入 –字線為高電平 ，從位線寫入 *2. 靜態(tài) RAM電路構(gòu)成 圖 67 靜態(tài) RAM芯片的結(jié)構(gòu)示意圖 第 6章： SRAM芯片 2114 存儲(chǔ)容量為 1024 4 18個(gè) 引腳： 10根地址線 A9～ A0 4根數(shù)據(jù)線 I/O4～ I/O1 片選 CS 讀寫 WE 1 2 3 4 5 6 7 8 9 18 1716 15 14 13 12 11 10 Vcc A7 A8 A9 I/O1 I/O2 I/O3 I/O4 WE* A6 A5 A4 A3 A0 A1 A2 CS* GND 功能 第 5章： SRAM芯片 6264 存儲(chǔ)容量為 8K 8 28個(gè)引腳： 13根地址 線 A12～ A0 8根數(shù)據(jù)線 D7～ D0 片選 CS CS2 讀寫 WE、 OE 功能 +5V WE* CS2 A8 A9 A11 OE* A10 CS1* D7 D6 D5 D4 D3 NC A12 A7 A6 A5 A4 A3 A2 A1 A0 D0 D1 D2 GND 1 2 3 4 5 6 7 8 9 10 11 12 13 14 28 27 26 25 24 23 22 21 20 19 18 17 16 15 動(dòng)態(tài) RAM(DRAM) DRAM的基本存儲(chǔ)單元是 單個(gè)場(chǎng)效應(yīng)管及其極間電容 。 許多個(gè)基本存儲(chǔ)單元形成行列存儲(chǔ)矩陣 。 第 6章： 靜態(tài) RAM SRAM的基本存儲(chǔ)單元是 觸發(fā)器電路 。 寫操作： CS為高， R/W,WE為低，數(shù)據(jù)從系統(tǒng)數(shù)據(jù)總線三態(tài)雙向緩沖器傳送至存
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