【正文】 至 ～ V的高電平，則 2764A處于讀Intel標(biāo)識符模式。 第 5章半導(dǎo)體存儲器 圖 2764A功能框圖 OEP G MCE輸出允許編程邏輯輸出緩沖D7D0Y 門…25 6 256存儲矩陣…Y 譯碼X 譯碼……A12A8A7A0第 5章半導(dǎo)體存儲器 1) 讀方式 讀方式是 2764A通常使用的方式，此時兩個電源引腳 VCC和 VPP都接至 +5 V， PGM接至高電平，當(dāng)從 2764A的某個單元讀數(shù)據(jù)時，先通過地址引腳接收來自 CPU的地址信號，然后使控制信號和 CE、 OE都有效，于是經(jīng)過一個時間間隔，指定單元的內(nèi)容即可讀到數(shù)據(jù)總線上。下面以 2764A為例，介紹 EPROM的性能和工作方式。 EPROM芯片上方有一個石英玻璃窗口，只要將此芯片放入一個靠近紫外線燈管的小盒中，一般照射 10分鐘左右，讀出各單元的內(nèi)容均為 FFH，則說明該EPROM已擦除。在原始狀態(tài) (即廠家出廠 )，沒有經(jīng)過編程，浮柵中沒注入電子，位線上總是“ l”。 第 5章半導(dǎo)體存儲器 將一個浮柵管和 MOS管串起來組成如圖 (b)所示的存儲單元電路。注入浮柵的電子數(shù)量由所加電壓脈沖的幅度和寬度來控制，如果注入的電子足夠多，這些負(fù)電子在硅表面上感應(yīng)出一個連接源 —漏極的反型層，使源 —漏極呈低阻態(tài)。在原始狀態(tài)，該管柵極上沒有電荷，沒有導(dǎo)通溝道， D和 S是不導(dǎo)通的。 第 5章半導(dǎo)體存儲器 1. EPROM的存儲單元電路 通常 EPROM存儲電路是利用浮柵 MOS管構(gòu)成的，又稱FAMOS管 (Floating gate Avalanche Injection MetalOxideSemiconductor，即浮柵雪崩注入 MOS管 )，其構(gòu)造如圖 (a)所示。這種存儲器利用編程器寫入后，信息可長久保持，因此可作為只讀存儲器。故存儲器的內(nèi)容取決于制造工藝，圖 51所示。 第 5章半導(dǎo)體存儲器 圖 掩膜 ROM電路原理圖 單元 3單元 2單元 1單元 0VCC地址譯碼器A1A0D3D2D1D0第 5章半導(dǎo)體存儲器 在圖中所示的矩陣中，行和列的交點，有的連有管子，有的沒有，這是工廠根據(jù)用戶提供的程序?qū)π酒瑘D形 (掩膜 )進(jìn)行二次光刻所決定的，所以稱為掩膜 ROM。 第 5章半導(dǎo)體存儲器 R A SA8～ A0C A SWE2 5 6 K 42 5 6 K 42 5 6 K 1P C A SPDDQ0DQ1DQ2DQ3DQ4DQ5DQ6DQ7PQVDDC A SDQ0( 1 )( 2 )( 3 )( 4 )( 5 )( 6 )( 7 )( 8 )( 9 )( 1 0 )( 1 1 )( 1 2 )( 1 3 )( 1 4 )( 1 5 )( 1 6 )( 1 7 )( 1 8 )( 1 9 )( 2 0 )( 2 1 )( 2 2 )( 2 3 )( 2 4 )( 2 5 )( 2 6 )( 2 7 )( 2 8 )( 2 9 )( 3 0 )A0A1DQ1A2A3VSSDQ2A4A5DQ3A6A7DQ4A8NCNCDQ5WEVSSDQ6NCDQ7PQR A SP C A SPDVDD圖5.8 256 K9 bit存儲條 第 5章半導(dǎo)體存儲器 只讀存儲器 (ROM) 掩膜 ROM 掩膜 ROM制成后，用戶不能修改，圖 4 4位 MOS管 ROM，采用單譯碼結(jié)構(gòu)。 30個引腳定義是存儲條通用標(biāo)準(zhǔn)。例如，有 256 K 8 bit， 1 M 8 bit， 256 K 9 bit， 1 M 9 bit(9位時有一位為奇偶校驗位 )及更高集成度的存儲條。 第 5章半導(dǎo)體存儲器 3. 高集成度 DRAM 由于微型計算機內(nèi)存的實際配置已從 640 KB發(fā)展到高達(dá) 16 MB甚至 256 MB，因此要求配套的 DRAM集成度也越來越高，容量為 1 M 1 bit， 1 M 4 bit， 4 M 1 bit以及更高集成度的存儲器芯片已大量使用。而 WE當(dāng)為低電平時，實現(xiàn)寫入， DIN引腳上的信號經(jīng)輸入三態(tài)緩沖器對選中單元進(jìn)行寫入。 2164A數(shù)據(jù)的讀出和寫入是分開的，由 WE信號控制讀寫。鎖存在行地址鎖存器中的七位行地址 RA6～ RA0同時加到 4個存儲矩陣上，在每個存儲矩陣中都選中一行，則共有 512個存儲電路可被選中，它們存放的信息被選通至 512個讀出放大器，經(jīng)過鑒別后鎖存或重寫。 Intel 2164A的內(nèi)部結(jié)構(gòu)示意圖如圖 。但為減少地址線引腳數(shù)目，地址線又分為行地址線和列地址線，而且分時工作，這樣 DRAM對外部只需引出 8條地址線。 第 5章半導(dǎo)體存儲器 2. 動態(tài) RAM舉例 圖 Intel 2164A引腳與邏輯符號 A7…A0R A SC A SDINDOUTWE12345678NCDINWER A SA0A2A1VDD161514131211109 A7A5A4A3A6DOUTC A SVSSC A SR A SWEA7～ A0VDDVSS地址輸入列地址選通行地址選通寫允許＋ 5V地第 5章半導(dǎo)體存儲器 DRAM芯片 2164A的容量為 64 K 1 bit，即片內(nèi)有 65 536個存儲單元，每個單元只有 1位數(shù)據(jù)，用 8片 2164A才能構(gòu)成 64 KB的存儲器。刷新是逐行進(jìn)行的，當(dāng)某一行選擇信號為“ 1”時，選中了該行，電容上信息送到刷新放大器上，刷新放大器又對這些電容立即進(jìn)行重寫。而列地址譯碼產(chǎn)生列選擇信號，所選中那一列的基本存儲電路才受到驅(qū)動，從而可讀取信息。解決的辦法是刷新，即每隔一定時間 (一般為 2 ms)就要刷新一次，使原來處于邏輯電平“ l”的電容的電荷又得到補充，而原來處于電平“ 0”的電容仍保持“ 0”。 第 5章半導(dǎo)體存儲器 動態(tài) RAM 1. 動態(tài) RAM存儲電路 圖 單管動態(tài)存儲器電路 刷 新放大器DV列選擇信號數(shù)據(jù)輸入輸出行選擇信號第 5章半導(dǎo)體存儲器 由圖可見， DRAM存放信息靠的是電容 C，電容 C有電荷時，為邏輯“ 1”，沒有電荷時，為邏輯“ 0”。 第 5章半導(dǎo)體存儲器 圖 6264SRAM數(shù)據(jù)保護(hù)電路 47 k ?＋－＋－ k ?47 ? ? FGND＋ 5V200 ?CS26264VCCCS26264VCC＋5V1 k ?A71A62A53A44A35A26A17A08D09D110D211GND1224232221201918171615VCCWECS2OEA10D7D6D5131425262728A8A9A111CSD4D3A12NC626447 k ?第 5章半導(dǎo)體存儲器 在電子盤和大容量存儲器中，需要容量更大的 SRAM，例如， HM628126容量為 1 Mbit(128 K 8 bit)，而 HM628512芯片容量達(dá) 4 Mbit。根據(jù)這一特點，在電源掉電檢測和切換電路的控制下，當(dāng)檢測到電源電壓下降到小于芯片的最低工作電壓(CMOS電路為 + V，非 CMOS為 + V)時，將 6264RAM切換到由鎳鉻電池或銀電池提供的備用電源供電，即可實現(xiàn)斷電后長時間的數(shù)據(jù)保護(hù)。常用的型號有 626 62256，它們都是 28個引腳的雙列直插式芯片，使用單一的 +5 V電源，它們與同樣容量的 EPROM引腳相互兼容，從而使接口電路的連線更為方便。 6116的存取時間在 85～150 ns之間。寫入時，地址