eda試卷及答案很好的eda技術(shù)復(fù)習(xí)資料-文庫吧資料
2024-11-03 11:35本頁面
【正文】 LOAD = 39。139。)。 THEN Q1 := (OTHERS = 39。 BEGIN IF RST = 39。END CNT1024。 DATA : IN STD_LOGIC_VECTOR (9 DOWNTO 0)。USE 。五、請(qǐng)按題中要求寫出相應(yīng)VHDL程序1. 帶計(jì)數(shù)使能的異步復(fù)位計(jì)數(shù)器輸入端口： clk 時(shí)鐘信號(hào)rst 異步復(fù)位信號(hào)en 計(jì)數(shù)使能load 同步裝載data （裝載）數(shù)據(jù)輸入，位寬為10輸出端口： q 計(jì)數(shù)輸出，位寬為10LIBRARY IEEE。 d = (a OR b)AND(a NAND b)。END ENTITY HAD。 c : OUT STD_LOGIC。ENTITY HAD IS PORT ( a : IN STD_LOGIC。四、閱讀下列VHDL程序，畫出原理圖（RTL級(jí)）LIBRARY IEEE。 321. 在程序中存在兩處錯(cuò)誤，試指出，并說明理由：第14行 TMP附值錯(cuò)誤第29與30行之間，缺少WHEN OTHERS語句2. 修改相應(yīng)行的程序：錯(cuò)誤1 行號(hào)： 9 程序改為： TMP : STD_LOGIC_VECTOR(3 DOWNTO 0)。 30 END PROCESS。 28 WHEN 1001 = LED7S = 1101111。 26 WHEN 0111 = LED7S = 0000111。 24 WHEN 0101 = LED7S = 1101101。 22 WHEN 0011 = LED7S = 1001111。 20 WHEN 0001 = LED7S = 0000110。 15 END PROCESS。 THEN 13 TMP = A。EVENT AND CLK = 39。 7ARCHITECTURE one OF LED7SEG IS 8 SIGNAL TMP : STD_LOGIC。 5 LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 2ENTITY LED7SEG IS 3PORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。三、VHDL程序改錯(cuò)仔細(xì)閱讀下列程序，回答問題LIBRARY IEEE。 ELSE B。ARCHITECTURE bhv OF bmux ISBEGIN y = A when sel = 39。 Y : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)) 。ENTITY bmux IS PORT ( sel : IN STD_LOGIC。LIBRARY IEEE。END bhv。 END PROCESS 。 加1 END IF。)。 THEN 邊沿檢測 IF Q1 10 THEN Q1 = (OTHERS = 39。EVENT AND CLK = 39。ARCHITECTURE bhv OF CNT10 IS SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0)。 Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)) 。USE 。LIBRARY IEEE。P147A. 時(shí)序邏輯電路 B. 組合邏輯電路C. 雙向電路 D. 三態(tài)控制電路10. 狀態(tài)機(jī)編碼方式中，其中__A__占用觸發(fā)器較多，但其簡單的編碼方式可減少狀態(tài)譯碼組合邏輯資源，且易于控制非法狀態(tài)。P238A. 流水線設(shè)計(jì) B. 資源共享C. 邏輯優(yōu)化 D. 串行化8. 進(jìn)程中的信號(hào)賦值語句，其信號(hào)更新是___B____。P42A. 可編程乘積項(xiàng)邏輯 B. 查找表（LUT）C. 輸入緩沖 D. 輸出緩沖6. VHDL語言是一種結(jié)構(gòu)化設(shè)計(jì)語言；一個(gè)設(shè)計(jì)實(shí)體（電路模塊）包括實(shí)體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述_____B___。D. 綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種映射關(guān)系是唯一的（即綜合結(jié)果是唯一的）。B. 綜合就是將電路的高級(jí)語言轉(zhuǎn)化成低級(jí)的，可與FPGA / CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件。P25A. 軟IP B. 固IPC. 硬IP D. 全對(duì)4. 綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，在下面對(duì)綜合的描述中，_____D____是錯(cuò)誤的。 試用例化語句，對(duì)整個(gè)FPGA采集控制模塊進(jìn)行VHDL描述 EDA試卷答案一、單項(xiàng)選擇題2. 基于EDA軟件的FPGA/CPLD設(shè)計(jì)流程為：原理圖/HDL文本輸入→__A__→綜合→適配→____B____→編程下載→硬件測試。 寫使能 q : OUT STD_LOGIC_VECTOR (11 DOWNTO 0) 讀出數(shù)據(jù) )。 讀地址 wren : IN STD_LOGIC := 39。 寫入數(shù)據(jù) wraddress: IN STD_LOGIC_VECTOR (9 DOWNTO 0)。Adram是一個(gè)LPM_RAM_DP單元，在wren為’1’時(shí)允許寫入數(shù)據(jù)。五、請(qǐng)按題中要求寫出相應(yīng)VHDL程序1. 帶計(jì)數(shù)使能的異步復(fù)位計(jì)數(shù)器輸入端口： clk 時(shí)鐘信號(hào)rst 異步復(fù)位信號(hào)en 計(jì)數(shù)使能load 同步裝載data （裝載）數(shù)據(jù)輸入，位寬為10輸出端口： q 計(jì)數(shù)輸出，位寬為102. 看下面原理圖，寫出相應(yīng)VHDL描述六、綜合題下圖是一個(gè)A/D采集系統(tǒng)的部分，要求設(shè)計(jì)
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