eda技術(shù)課后答案-文庫吧資料
2025-06-25 14:05本頁面
【正文】 式中有多種操作符時(shí)應(yīng)按怎樣的準(zhǔn)則進(jìn)行運(yùn)算？下列三個(gè)表達(dá)式是否等效：① A=NOT B AND C OR D。 （2）用戶可自定義的數(shù)據(jù)類型：枚舉類型、整數(shù)類型、數(shù)組類型、記錄類型、時(shí)間類型、實(shí)數(shù)類型等 BIT數(shù)據(jù)類型和STD_LOGIC數(shù)據(jù)類型有什么區(qū)別？ BIT 數(shù)據(jù)類型只能取值0 或1，而STD_LOGIC 數(shù)據(jù)類型是BIT 數(shù)據(jù)類型的擴(kuò)展，除了0 和 1 外，還包括7 種數(shù)據(jù)類型，分別是U,X,Z,W,L,H,_ 用戶怎樣自定義數(shù)據(jù)類型？試舉例說明。 存取類型：為給定的數(shù)據(jù)類型的數(shù)據(jù)對象提供存取方式。 復(fù)合類型：可以由細(xì)小的數(shù)據(jù)類型復(fù)合而成，如可有標(biāo)量復(fù)合而成。 VHDL語言中的標(biāo)準(zhǔn)數(shù)據(jù)類型有哪幾類？用戶可以自己定義的數(shù)據(jù)類型有哪幾類？并簡單介紹各數(shù)據(jù)類型。 （2）信號用signal關(guān)鍵字定義，賦值符號為”=”。 信號和變量在描述和使用時(shí)有哪些主要區(qū)別？ （1）變量只能在進(jìn)程或子程序內(nèi)部定義，用于存儲局部/臨時(shí)數(shù)據(jù)。 什么叫標(biāo)識符？VHDL的基本標(biāo)識符是怎樣規(guī)定的？ （1）標(biāo)識符用來定義常量、變量、信號、端口、子程序或者參數(shù)的名字。變量一般用于存儲局部/臨時(shí)數(shù)據(jù)。若定義在結(jié)構(gòu)體中，則只能用于該結(jié)構(gòu)體。若在程序包中定義，則可以用在調(diào)用該程序包的所有設(shè)計(jì)實(shí)體中。 變量屬于局部量，作用范圍僅限于所定義的進(jìn)程或子程序內(nèi)部。若定義在結(jié)構(gòu)體中，則只能用于該結(jié)構(gòu)體。若在程序包中定義，則可以用在調(diào)用該程序包的所有設(shè)計(jì)實(shí)體中。 VHDL程序一般包括幾個(gè)組成部分？每部分的作用是什么？ （1）三個(gè)基本組成部分：庫、程序包使用說明，實(shí)體描述和實(shí)體對應(yīng)的結(jié)構(gòu)體描述。 : 設(shè)計(jì)者需要了解電路的結(jié)構(gòu)細(xì)節(jié)，對綜合器的性能要求較低。 2. Verilog:設(shè)計(jì)者需要了解電路的結(jié)構(gòu)細(xì)節(jié)，對綜合器的性能要求較低。 (5) VHDL對設(shè)計(jì)的描述具有相對獨(dú)立性。 (3) VHDL語句的行為描述能力和程序結(jié)構(gòu)，決定了它具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。 應(yīng)用VHDL進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)是多方面的，具體如下： (1) 與其他的硬件描述語言相比，VHDL具有更強(qiáng)的行為描述能力。 ：描述語言層次較高，不易控制底層電路，對綜合器的性能要求較高。通過布線/適配的處理后，布線/適配器將生成一個(gè)VHDL網(wǎng)表文件，這個(gè)網(wǎng)表文件中包含了較為精確的延時(shí)信息，網(wǎng)表文件中描述的電路結(jié)構(gòu)與布線/適配后的結(jié)果是一致的。但時(shí)序仿真的仿真文件必須來自針對具體器件的布線/適配器所產(chǎn)生的仿真文件。 功能仿真：僅對VHDL描述的邏輯功能進(jìn)行測試模擬，以了解其實(shí)現(xiàn)的功能是否滿足原設(shè)計(jì)的要求，仿真過程不涉及具體器件的硬件特性，如延時(shí)特性。 行為仿真：在綜合以前可以先對VHDL所描述的內(nèi)容進(jìn)行行為仿真，即將VHDL設(shè)計(jì)源程序直接送到VHDL仿真器中仿真，這就是所謂的VHDL行為仿真。 邏輯適配：適配器的功能是將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，產(chǎn)生最終的下載文件，如JEDEC格式的文件。顯然，綜合器是軟件描述與硬件實(shí)現(xiàn)的一座橋梁。 答：邏輯綜合：邏輯綜合器的功能就是將設(shè)計(jì)者在EDA平臺上完成的針對某個(gè)系統(tǒng)項(xiàng)目的HDL、原理圖或狀態(tài)圖形的描述，針對給定硬件結(jié)構(gòu)組件進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得門級電路甚至更底層的電路描述文件。設(shè)計(jì)基本流程如圖1１所示。 第二：要進(jìn)行“邏輯綜合”將用一定的邏輯表達(dá)手段將表達(dá)出來的設(shè)計(jì)經(jīng)過一系列的操作，分解成一系列的邏輯電路及對應(yīng)的關(guān)系（電路分解）； 第三：要進(jìn)行目標(biāo)器件的“布線/適配”在選用的目標(biāo)器件中建立這些基本邏輯電路的對應(yīng)關(guān)系（邏輯實(shí)現(xiàn)） 第四：目標(biāo)器件的編程下載將前面的軟件設(shè)計(jì)經(jīng)過編程變成具體的設(shè)計(jì)系統(tǒng)（物理實(shí)現(xiàn)）；最后要進(jìn)行硬件仿真/硬件測試驗(yàn)證所設(shè)計(jì)的系統(tǒng)是否符合要求。 目前比較流行的、主流廠家的EDA的軟件工具有哪些？這些開發(fā)軟件的主要區(qū)別是什么？ 答：目前比較流行的、主流廠家的EDA的軟件工具有Altera的MAX+plus II、Lattice的ispEXPERT、Xilinx的Foundation Series。 Verilog：支持的EDA工具較多，適用于RTL級和門電路級的描述，其綜合過程較VHDL稍簡單，但其在高級描述方面不如VHDL。 VHDL：作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，在電子工程領(lǐng)域，已成為事
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