eda理論復習題資料-文庫吧資料
2025-06-13 13:33本頁面
【正文】 27 WHEN 1000 = LED7S = 1111111。 25 WHEN 0110 = LED7S = 1111101。 23 WHEN 0100 = LED7S = 1100110。 21 WHEN 0010 = LED7S = 1011011。 16 OUTLED : PROCESS(TMP) 17 BEGIN 18 CASE TMP IS 19 WHEN 0000 = LED7S = 0111111。 14 END IF。139。 9BEGIN 10 SYNC : PROCESS(CLK, A) 11 BEGIN 12 IF CLK39。 6END LED7SEG。 4 CLK : IN STD_LOGIC。 1USE 。 15. IEEE庫中預定義的標準邏輯位的邏輯共有________種。個進程之間進行并行聯(lián)系是通過________來實現(xiàn)的。 11. 當前最流行的并成為IEEE標準的硬件描述語言包括 和 。 9. 指定設計電路的輸入/輸出端口與目標芯片引腳的連接關系的過程稱 為 。 7. QUARTUS Ⅱ支持 、 、 等不同編輯方式。 5. VHDL的操作符包括 、 、 和 。 3. VHDL的數(shù)據對象分為___________、____________和___________3類。 A. 時序邏輯電路 B. 組合邏輯電路 C. 雙向電路 D. 三態(tài)控制電路 二、填空題 1. 在VHDL程序中，__________和_________是是兩個必須的基本結構。 A. .scf B. .gdf C. .vhd D. .v ( ) 來把特定的結構體關聯(lián)到一個確定的實體。 A．強未知的 B. 強0 C. 強1 D. 高阻態(tài) ,最高優(yōu)先級的運算操作符是 ( ) 。 33. 執(zhí)行QUARTUS Ⅱ的 命令，可以在底層設計時創(chuàng)建各模塊元件的圖形符號。 C. idata = X”AB”。 A. idata = “00001111”。 A. 帶優(yōu)先級且條件相與的邏輯電路； B. 條件相或的邏輯電路； C. 三態(tài)控制電路； D. 雙向控制電路。 ，可與FPGA / CPLD的基本 結構相映射的網表文件； B. 綜合可理解為，將軟件描述與給定的硬件結構用電路網表文件表示的映 射過程，并且這種映射關系不是唯一的； C. 為實現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對綜合加以約束，稱為綜合約束。29．大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，下列對CPLD結構與工作原 理的描述中，正確的是____。（ ） A. idata = “00001111” B. idata = b”0000_1111”。 A. 流水線設計 B. 資源共享 C. 邏輯優(yōu)化 D. 串行化27. 不完整的IF語句，其綜合結果可實現(xiàn)________。A. 面積優(yōu)化方法，不會有速度優(yōu)化效果B. 速度優(yōu)化方法，不會有面積優(yōu)化效果C. 面積優(yōu)化方法，可能會有速度優(yōu)化效果D. 速度優(yōu)化方法，可能會有面積優(yōu)化效果，下列對時鐘邊沿檢測描述中，錯誤的是_______。 22. CPLD的可編程是主要基于什么結構：。 / CPLD設計流程：（ ） A. 原理圖/HDL文本輸入→適配→綜合→功能仿真→編程下載→硬件測試B. 原理圖/HDL文本輸入→功能仿真→綜合→適配→編程下載→硬件測試C. 原理圖/HDL文本輸入→功能仿真→綜合→編程下載→→適配硬件測試；D. 原理圖/HDL文本輸入→功能仿真→適配→編程下載→綜合→硬件測試，綜合就是把抽象設計層次中的一種表示轉化成另一種表示的過程；在下面對綜合的描述中，_________是錯誤的。C. idata = 167E1。 A. idata := 32。 17. 電子系統(tǒng)設計優(yōu)化，主要考慮提高資源利用率減少功耗即面積優(yōu)化，以及提高運行速度即速度優(yōu)化；指出下列那種方法不屬于速度優(yōu)化：___________。 16. 嵌套使用IF語句，其綜合結果可實現(xiàn)________。 A. PROCESS為一無限循環(huán)語句；敏感信號發(fā)生更新時啟動進程，執(zhí)行完成后，等待下一次進程啟動。A. 原理圖輸入設計方法直觀便捷，但不適合完成較大規(guī)模的電路系統(tǒng)設計；B. 原理圖輸入設計方法一般是一種自底向上的設計方法；C. 原理圖輸入設計方法無法對電路進行功能描述； 。 / CPLD設計流程為：原理圖/HDL文本輸入→________→綜合→ 適配→__________→編程下載→硬件測試。 D. 綜合可理解為，將軟件描述與給定的硬件結構用電路網表文件表示的映射過程，并且這種映射關系是唯一的； 12． IP核在EDA技術和開發(fā)中具有十分重要的地位，IP分軟IP、固IP、硬IP；下列所描述的IP核中，對于硬IP的正確描述為__________。 A. CPLD是基于查找表結構的可編程邏輯器件； B. CPLD即是現(xiàn)場可編程邏輯器件的英文簡稱； C. 早期的CPLD是從GAL的結構擴展而來； D. 在Xilinx公司生產的器件中，XC9500系列屬CPLD結
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