eda理論復(fù)習(xí)題資料-文庫(kù)吧資料
2025-06-13 13:33本頁(yè)面
【正文】 27 WHEN 1000 = LED7S = 1111111。 25 WHEN 0110 = LED7S = 1111101。 23 WHEN 0100 = LED7S = 1100110。 21 WHEN 0010 = LED7S = 1011011。 16 OUTLED : PROCESS(TMP) 17 BEGIN 18 CASE TMP IS 19 WHEN 0000 = LED7S = 0111111。 14 END IF。139。 9BEGIN 10 SYNC : PROCESS(CLK, A) 11 BEGIN 12 IF CLK39。 6END LED7SEG。 4 CLK : IN STD_LOGIC。 1USE 。 15. IEEE庫(kù)中預(yù)定義的標(biāo)準(zhǔn)邏輯位的邏輯共有________種。個(gè)進(jìn)程之間進(jìn)行并行聯(lián)系是通過(guò)________來(lái)實(shí)現(xiàn)的。 11. 當(dāng)前最流行的并成為IEEE標(biāo)準(zhǔn)的硬件描述語(yǔ)言包括 和 。 9. 指定設(shè)計(jì)電路的輸入/輸出端口與目標(biāo)芯片引腳的連接關(guān)系的過(guò)程稱 為 。 7. QUARTUS Ⅱ支持 、 、 等不同編輯方式。 5. VHDL的操作符包括 、 、 和 。 3. VHDL的數(shù)據(jù)對(duì)象分為___________、____________和___________3類。 A. 時(shí)序邏輯電路 B. 組合邏輯電路 C. 雙向電路 D. 三態(tài)控制電路 二、填空題 1. 在VHDL程序中，__________和_________是是兩個(gè)必須的基本結(jié)構(gòu)。 A. .scf B. .gdf C. .vhd D. .v ( ) 來(lái)把特定的結(jié)構(gòu)體關(guān)聯(lián)到一個(gè)確定的實(shí)體。 A．強(qiáng)未知的 B. 強(qiáng)0 C. 強(qiáng)1 D. 高阻態(tài) ,最高優(yōu)先級(jí)的運(yùn)算操作符是 ( ) 。 33. 執(zhí)行QUARTUS Ⅱ的 命令，可以在底層設(shè)計(jì)時(shí)創(chuàng)建各模塊元件的圖形符號(hào)。 C. idata = X”AB”。 A. idata = “00001111”。 A. 帶優(yōu)先級(jí)且條件相與的邏輯電路； B. 條件相或的邏輯電路； C. 三態(tài)控制電路； D. 雙向控制電路。 ，可與FPGA / CPLD的基本 結(jié)構(gòu)相映射的網(wǎng)表文件； B. 綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映 射過(guò)程，并且這種映射關(guān)系不是唯一的； C. 為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約束，稱為綜合約束。29．大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，下列對(duì)CPLD結(jié)構(gòu)與工作原 理的描述中，正確的是____。（ ?。? A. idata = “00001111” B. idata = b”0000_1111”。 A. 流水線設(shè)計(jì) B. 資源共享 C. 邏輯優(yōu)化 D. 串行化27. 不完整的IF語(yǔ)句，其綜合結(jié)果可實(shí)現(xiàn)________。A. 面積優(yōu)化方法，不會(huì)有速度優(yōu)化效果B. 速度優(yōu)化方法，不會(huì)有面積優(yōu)化效果C. 面積優(yōu)化方法，可能會(huì)有速度優(yōu)化效果D. 速度優(yōu)化方法，可能會(huì)有面積優(yōu)化效果，下列對(duì)時(shí)鐘邊沿檢測(cè)描述中，錯(cuò)誤的是_______。 22. CPLD的可編程是主要基于什么結(jié)構(gòu)：。 / CPLD設(shè)計(jì)流程：（ ） A. 原理圖/HDL文本輸入→適配→綜合→功能仿真→編程下載→硬件測(cè)試B. 原理圖/HDL文本輸入→功能仿真→綜合→適配→編程下載→硬件測(cè)試C. 原理圖/HDL文本輸入→功能仿真→綜合→編程下載→→適配硬件測(cè)試；D. 原理圖/HDL文本輸入→功能仿真→適配→編程下載→綜合→硬件測(cè)試，綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過(guò)程；在下面對(duì)綜合的描述中，_________是錯(cuò)誤的。C. idata = 167E1。 A. idata := 32。 17. 電子系統(tǒng)設(shè)計(jì)優(yōu)化，主要考慮提高資源利用率減少功耗即面積優(yōu)化，以及提高運(yùn)行速度即速度優(yōu)化；指出下列那種方法不屬于速度優(yōu)化：___________。 16. 嵌套使用IF語(yǔ)句，其綜合結(jié)果可實(shí)現(xiàn)________。 A. PROCESS為一無(wú)限循環(huán)語(yǔ)句；敏感信號(hào)發(fā)生更新時(shí)啟動(dòng)進(jìn)程，執(zhí)行完成后，等待下一次進(jìn)程啟動(dòng)。A. 原理圖輸入設(shè)計(jì)方法直觀便捷，但不適合完成較大規(guī)模的電路系統(tǒng)設(shè)計(jì)；B. 原理圖輸入設(shè)計(jì)方法一般是一種自底向上的設(shè)計(jì)方法；C. 原理圖輸入設(shè)計(jì)方法無(wú)法對(duì)電路進(jìn)行功能描述； 。 / CPLD設(shè)計(jì)流程為：原理圖/HDL文本輸入→________→綜合→ 適配→__________→編程下載→硬件測(cè)試。 D. 綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過(guò)程，并且這種映射關(guān)系是唯一的； 12． IP核在EDA技術(shù)和開發(fā)中具有十分重要的地位，IP分軟IP、固IP、硬IP；下列所描述的IP核中，對(duì)于硬IP的正確描述為__________。 A. CPLD是基于查找表結(jié)構(gòu)的可編程邏輯器件； B. CPLD即是現(xiàn)場(chǎng)可編程邏輯器件的英文簡(jiǎn)稱； C. 早期的CPLD是從GAL的結(jié)構(gòu)擴(kuò)展而來(lái)； D. 在Xilinx公司生產(chǎn)的器件中，XC9500系列屬CPLD結(jié)
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