eda理論復(fù)習(xí)題資料-文庫(kù)吧
2025-05-23 13:33 本頁(yè)面
【正文】 →功能仿真→綜合→編程下載→→適配硬件測(cè)試；D. 原理圖/HDL文本輸入→功能仿真→適配→編程下載→綜合→硬件測(cè)試，綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過(guò)程；在下面對(duì)綜合的描述中，_________是錯(cuò)誤的。 A. 綜合就是將電路的高級(jí)語(yǔ)言轉(zhuǎn)化成低級(jí)的，可與FPGA / CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件； B. 為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約束，稱(chēng)為綜合約束； C. 綜合是純軟件的轉(zhuǎn)換過(guò)程，與器件硬件結(jié)構(gòu)無(wú)關(guān)； D. 綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過(guò)程，并且這種映射關(guān)系不是唯一的。 22. CPLD的可編程是主要基于什么結(jié)構(gòu)：。（ ） A .查找表（LUT）； B. ROM可編程； C. PAL可編程； D. 與或陣列可編程； 23. IP核在EDA技術(shù)和開(kāi)發(fā)中具有十分重要的地位，以HDL方式提供的IP被稱(chēng)為：（ ?。? A. 硬IP； B. 固IP； C. 軟IP； D. 都不是；，下列哪一項(xiàng)對(duì)資源共享描述正確_ 。A. 面積優(yōu)化方法，不會(huì)有速度優(yōu)化效果B. 速度優(yōu)化方法，不會(huì)有面積優(yōu)化效果C. 面積優(yōu)化方法，可能會(huì)有速度優(yōu)化效果D. 速度優(yōu)化方法，可能會(huì)有面積優(yōu)化效果，下列對(duì)時(shí)鐘邊沿檢測(cè)描述中，錯(cuò)誤的是_______。 A. if clk’event and clk = ‘1’ then B. if falling_edge(clk) then C. if clk’event and clk = ‘0’ then clk’stable and not clk = ‘1’ then7狀態(tài)機(jī)編碼方式中，其中_________占用觸發(fā)器較多，但其實(shí)現(xiàn)比較適合FPGA的應(yīng)用 A. 狀態(tài)位直接輸出型編碼 B. 順序編碼 C. 一位熱碼編碼 D. 以上都不是26. 子系統(tǒng)設(shè)計(jì)優(yōu)化，主要考慮提高資源利用率減少功耗（即面積優(yōu)化），以及提高運(yùn)行速度（即速度優(yōu)化）；指出下列那種方法是速度優(yōu)化_________。 A. 流水線設(shè)計(jì) B. 資源共享 C. 邏輯優(yōu)化 D. 串行化27. 不完整的IF語(yǔ)句，其綜合結(jié)果可實(shí)現(xiàn)________。A. 時(shí)序電路B. 雙向控制電路C. 條件相或的邏輯電路D. 三態(tài)控制電路28．在一個(gè)VHDL設(shè)計(jì)中Idata是一個(gè)信號(hào)，數(shù)據(jù)類(lèi)型為std_logic_vector，試指出下面那個(gè)賦值語(yǔ)句是錯(cuò)誤的。（ ?。? A. idata = “00001111” B. idata = b”0000_1111”。 C. idata = X”AB” D. idata = 16”01”。29．大規(guī)模可編程器件主要有FPGA、CPLD兩類(lèi)，下列對(duì)CPLD結(jié)構(gòu)與工作原 理的描述中，正確的是____。 A. CPLD即是現(xiàn)場(chǎng)可編程邏輯器件的英文簡(jiǎn)稱(chēng)； B. CPLD是基于查找表結(jié)構(gòu)的可編程邏輯器件； C. 早期的CPLD是從GAL的結(jié)構(gòu)擴(kuò)展而來(lái)； D. 在Altera公司生產(chǎn)的器件中，F(xiàn)LEX10K 系列屬CPLD結(jié)構(gòu)； 30. 綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，綜合就是把抽象設(shè)計(jì)層次中的一種表示 轉(zhuǎn)化成另一種表示的過(guò)程；在下面對(duì)綜合的描述中，____是錯(cuò)誤的。 ，可與FPGA / CPLD的基本 結(jié)構(gòu)相映射的網(wǎng)表文件； B. 綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映 射過(guò)程，并且這種映射關(guān)系不是唯一的； C. 為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約束，稱(chēng)為綜合約束。 D. 綜合是純軟件的轉(zhuǎn)換過(guò)程，與器件硬件結(jié)構(gòu)無(wú)關(guān)； ，其綜合結(jié)果可實(shí)現(xiàn)_____。 A. 帶優(yōu)先級(jí)且條件相與的邏輯電路； B. 條件相或的邏輯電路； C. 三態(tài)控制電路； D. 雙向控制電路。，數(shù)據(jù)類(lèi)型為std_logic_vector，試指出 下面____賦值語(yǔ)句是錯(cuò)誤的。 A. idata = “00001111”。 B. idata = B”0000_1111”。 C. idata = X”AB”。 D. idata = B”21”。 33. 執(zhí)行QUARTUS Ⅱ的 命令，可以在底層設(shè)計(jì)時(shí)創(chuàng)建各模塊元件的圖形符號(hào)。 A. Create Default Symbol B. Simulator C. Compiler D. Timing Analyzer ?X?表示 。 A．強(qiáng)未知的 B. 強(qiáng)0 C. 強(qiáng)1 D. 高阻態(tài) ,最高優(yōu)先級(jí)的運(yùn)算操作符是 ( ) 。 A. NAND B. OR C. NOT D. XOR 36. QUARTUS Ⅱ的圖形設(shè)計(jì)文件類(lèi)型是 ( ) 。 A. .scf B. .gdf C. .vhd D. .v ( ) 來(lái)把特定的結(jié)構(gòu)體關(guān)聯(lián)到一個(gè)確定的實(shí)體。 A. 輸入 B. 輸出 C. 綜合 D. 配置 ，其綜合結(jié)果可實(shí)現(xiàn)____。 A. 時(shí)序邏輯電路 B. 組合邏輯電路 C. 雙向電路 D. 三態(tài)控制電路 二、填空題 1. 在VHDL程序中，__________和_________是是兩個(gè)必須的基本結(jié)構(gòu)。 2. 在VHDL的端口聲明語(yǔ)句中，端口方向包括 、 、 和 。 3. VHDL的數(shù)據(jù)對(duì)象分為_(kāi)__________、____________和___________3類(lèi)。 4. VHDL的進(jìn)程（process）語(yǔ)句是由 組成的，但其本身卻是
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