eda理論復(fù)習(xí)題資料(已修改)
2025-06-19 13:33 本頁面
【正文】 選擇填空1． 下列是EDA技術(shù)應(yīng)用時涉及的步驟：A. 原理圖/HDL文本輸入。 B. 適配。 C. 時序仿真。 D. 編程下載。 E. 硬件測試。 F. 綜合請選擇合適的項構(gòu)成基于EDA軟件的FPGA / CPLD設(shè)計流程：A → ______ → _____ → _______ → D → _______2． PLD的可編程主要基于A. LUT結(jié)構(gòu) 或者 B. 乘積項結(jié)構(gòu)：請指出下列兩種可編程邏輯基于的可編程結(jié)構(gòu)：FPGA 基于 _________CPLD 基于 _________3． 在狀態(tài)機(jī)的具體實現(xiàn)時，往往需要針對具體的器件類型來選擇合適的狀態(tài)機(jī)編碼。對于A. FPGA B. CPLD 兩類器件：一位熱碼 狀態(tài)機(jī)編碼方式 適合于 _______ 器件；順序編碼 狀態(tài)機(jī)編碼方式 適合于 ________ 器件；4． 下列優(yōu)化方法中那兩種是速度優(yōu)化方法：______、____A. 資源共享 B. 流水線 C. 串行化 D. 關(guān)鍵路徑優(yōu)化單項選擇題：5． 綜合是EDA設(shè)計流程的關(guān)鍵步驟，綜合就是把抽象設(shè)計層次中的一種表示轉(zhuǎn)化成另一種表示的過程；在下面對綜合的描述中，______是錯誤的。A. 綜合就是將電路的高級語言轉(zhuǎn)化成低級的，可與FPGA / CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件；B. 為實現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對綜合加以約束，稱為綜合約束；C. 綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種映射關(guān)系不是唯一的。 D. 綜合是純軟件的轉(zhuǎn)換過程，與器件硬件結(jié)構(gòu)無關(guān)；6． 嵌套的IF語句，其綜合結(jié)果可實現(xiàn)______。A. 條件相與的邏輯B. 條件相或的邏輯C. 條件相異或的邏輯D. 三態(tài)控制電路7． 在一個VHDL設(shè)計中Idata是一個信號，數(shù)據(jù)類型為std_logic_vector，試指出下面那個賦值語句是錯誤的。A. idata = “00001111”。B. idata = b”0000_1111”。C. idata = X”AB”。D. idata = B”21”。8． 在VHDL語言中，下列對時鐘邊沿檢測描述中，錯誤的是_____。A. if clk’event and clk = ‘1’ thenB. if falling_edge(clk) then C. if clk’event and clk = ‘0’ then clk’stable and not clk = ‘1’ then9． 請指出Altera Cyclone系列中的EP1C6Q240C8這個器件是屬于_____ A. ROM B. CPLD C. FPGA 10. 大規(guī)模可編程器件主要有FPGA、CPLD兩類，下列對CPLD結(jié)構(gòu)與工作原理的描述中，正確的是_______。 A. CPLD是基于查找表結(jié)構(gòu)的可編程邏輯器件； B. CPLD即是現(xiàn)場可編程邏輯器件的英文簡稱； C. 早期的CPLD是從GAL的結(jié)構(gòu)擴(kuò)展而來； D. 在Xilinx公司生產(chǎn)的器件中，XC9500系列屬CPLD結(jié)構(gòu) ，綜合就是把抽象設(shè)計層次中的一種表示轉(zhuǎn)化成另一種表示的過程；在下面對綜合的描述中，_________是正確的。 ，可與FPGA / CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件. B. 綜合是純軟件的轉(zhuǎn)換過程，與器件硬件結(jié)構(gòu)無關(guān)； C. 為實現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對綜合加以約束，稱為強(qiáng)制綜合。 D. 綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種映射關(guān)系是唯一的； 12． IP核在EDA技術(shù)和開發(fā)中具有十分重要的地位，IP分軟IP、固IP、硬IP；下列所描述的IP核中，對于硬IP的正確描述為__________。 ，但不涉及實現(xiàn)該功能塊的具體電路； B. 提供設(shè)計的最總產(chǎn)品模型庫； ，完成了綜合的功能塊； D. 都不是。 / CPLD設(shè)計流程為：原理圖/HDL文本輸入→________→綜合→ 適配→__________→編程下載→硬件測試。 ①功能仿真 ②時序仿真 ③邏輯綜合 ④配置 ⑤引腳鎖定 A．③① B. ⑤② C.④⑤ D. ①② ，那一種說法是不正確的______。A. 原理圖輸入設(shè)計方法直觀便捷，但不適合完成較大規(guī)模的電路系統(tǒng)設(shè)計；B. 原理圖輸入設(shè)計方法一般是一種自底向上的設(shè)計方法；C. 原理圖輸入設(shè)計方法無法對電路進(jìn)行功能描述； 。 15. 在VHDL語言中，下列對進(jìn)程（PROCESS）語句的語句結(jié)構(gòu)及語法規(guī)則的描述中，不正確的是_______。 A. PROCESS為一無限循環(huán)語句；敏感信號發(fā)生更新時啟動進(jìn)程，執(zhí)行完成后，等待下一次進(jìn)程啟動。 B. 敏感信號參數(shù)表中，不一定要列出進(jìn)程中使用的所有輸入信號； C. 進(jìn)程由說明部分、結(jié)構(gòu)體部分、和敏感信號三部分組成； 。 16. 嵌套使用IF語句，其綜合結(jié)果可實現(xiàn)________。 A. 帶優(yōu)先級且條件相與的邏輯電路；B. 條件相或的邏輯電路；；。 17. 電子系統(tǒng)設(shè)計優(yōu)化，主要考慮提高資源利用率減少功耗即面積優(yōu)化，以及提高運(yùn)行速度即速度優(yōu)化；指出下列那種方法不屬于速度優(yōu)化：___________。 A. 流水線設(shè)計B. 串行化C. 關(guān)鍵路徑法 D. 寄存器配平 18. 在一個VHDL設(shè)計中idata是一個信號，數(shù)據(jù)類型為integer，數(shù)據(jù)范圍0 to 127，下面哪個賦值語句是正確的________。 A. idata := 32。B. idata = 16A0。C. idata = 167E1。D. idata := B1010。 / CPLD設(shè)計流程：（ ） A. 原理圖/HDL文本輸入→適配→綜合→功能仿真→編程下載→硬件測試B. 原理圖/HDL文本輸入→功能仿真→綜合→適配→編程下載→硬件測試C. 原理圖/HDL文本輸入
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