eda技術(shù)考試試題a及詳細(xì)答案-文庫(kù)吧資料
2024-11-05 08:37本頁(yè)面
【正文】 . 一些限制 ???????? 4 禁止在一個(gè)進(jìn)程中使用兩個(gè)寄存器 在 IF 語(yǔ)句描述寄存器時(shí)，禁止 ELSE 項(xiàng) 在寄存器描述中，禁止將變量代入信號(hào) 關(guān)連性強(qiáng)的信號(hào)應(yīng)該放在一個(gè)進(jìn)程中 2 PCB 自動(dòng)布線法的步驟 5 分 每步一分 ⑴使用原理圖編輯器設(shè)計(jì)原理圖，進(jìn)行電氣檢查（ ERC）并生成原理圖網(wǎng)絡(luò)表（ Netlist）；查報(bào)告表。 4 SOC 片上電子系統(tǒng) 5 自頂向下的 /自下而上的設(shè)計(jì)方法 自下而上的設(shè)計(jì)方法，使用該方法進(jìn)行硬件設(shè)計(jì)是從選擇具體元器件開(kāi)始，并用這些元器件進(jìn)行邏輯電路設(shè)計(jì)，從而完成系統(tǒng)的硬件設(shè)計(jì)，然后再將各功能模塊連接起來(lái)，完成整個(gè)系統(tǒng)的硬件設(shè)計(jì)， 自頂向下的設(shè)計(jì)方法就是從系統(tǒng)的總體要求 出發(fā)，自頂向下分三個(gè)層次對(duì)系統(tǒng)硬件進(jìn)行設(shè)計(jì)。 3 覆銅 覆銅是把 PCB 上沒(méi)有銅膜的地方鋪滿銅膜，這些銅膜可以設(shè)置為與 PCB 上的任意一個(gè)網(wǎng)絡(luò)相連接，也可以懸空。焊盤(pán)和元件一樣分為針插式焊盤(pán)和貼片式焊盤(pán)。 六． VHDL 語(yǔ)言編程 題 （ 20分） 1 VHDL 語(yǔ)言設(shè)計(jì) 2 輸入與非門(mén)電路 （ 5分） 2 VHDL 語(yǔ)言設(shè) 計(jì) 38譯碼器 （ 6分） 3 VHDL 語(yǔ)言設(shè)計(jì) 十二進(jìn)制同步計(jì)數(shù)器 （ 9 分） 引腳定義 : reset 復(fù)位 en 計(jì)數(shù)控制 clk 時(shí)鐘 qa,qb,qc,qd 計(jì)數(shù)器輸出 《 EDA 技術(shù)》第二學(xué)期期末試題 A 答案 一、填空題（ 10 分） 1 配置 ， 包集 1 1 實(shí)際零件焊接到電路板時(shí)所指示的外觀和焊點(diǎn)的位置 1 電子設(shè)計(jì)自動(dòng)化 電子 CAD 1 文本 波形 1 WAIT 1 電路連接 1 SRAMBASE 1 300mil 元件 外觀和元件引線端子的圖形 二、名詞解釋（ 20 分） 1 PLD/FPGA PLD 是可編程邏輯器件（ Programable Logic Device）的簡(jiǎn)稱， FPGA 是現(xiàn)場(chǎng)可編程門(mén)陣列（ Field Programable Gate Array)的簡(jiǎn)稱，兩者的功能基本相同，只是實(shí)現(xiàn)原理略有不同，所以我們有時(shí)可以忽略這兩者的區(qū)別，統(tǒng)稱為可編程邏輯器件或 PLD/FPGA。a=” 10110110” 。 4．下列 關(guān)于 VHDL 中 信號(hào) 說(shuō)法 不 正確的是：（ ） A． 信號(hào)賦值可以有延遲時(shí)間， B． 信號(hào)除當(dāng)前值外還有許多相關(guān)值，如歷史信息等，變量只有當(dāng)前值 C． 信號(hào)可以是多個(gè)進(jìn)程的全局信號(hào) D．號(hào)值輸入信號(hào)時(shí)采用代入符“： =”，而
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