【正文】 開放性實驗項目表序 號實 驗 項 目實驗類別實驗學時1彩燈控制器設(shè)計2天2PWM信號發(fā)生器設(shè)計2天3VGA彩條顯示設(shè)計3天4乒乓球游戲機設(shè)計3天5十字路口交通燈控制電路設(shè)計設(shè)計4天6DDS信號發(fā)生器設(shè)計3天7數(shù)字頻率計設(shè)計4天8直流電機PWM控制電路設(shè)計4天9NIOS II系統(tǒng)典型應(yīng)用設(shè)計4天①實驗?zāi)康?）了解交通燈控制電路的設(shè)計原理與設(shè)計方法；2）學習狀態(tài)機控制的VHDL設(shè)計；3）學習BCD碼減法計算的VHDL設(shè)計；4）進一步學習LED和數(shù)碼管的顯示控制設(shè)計；5）學習利用FPGA實現(xiàn)一般數(shù)字系統(tǒng)電路實用開發(fā)技術(shù)。這些實驗題目都有一定的綜合性，除了需要EDA技術(shù)和FPGA/CPLD開發(fā)技術(shù)外，還必須熟悉嵌入式軟核NIOS II，DSP Builder，電機的驅(qū)動和控制方法等。在ISE中對應(yīng)的工具是iMPACT。每個仿真步驟如果出現(xiàn)問題，就需要根據(jù)錯誤的定位返回到相應(yīng)的步驟更改或者重新設(shè)計。ISE可結(jié)合第三方軟件進行仿真，常用的工具如Model Tech公司的仿真工具ModelSim和測試激勵生成器HDL Bencher ，Synopsys公司的VCS等。功能仿真就是對設(shè)計電路的邏輯功能進行模擬測試，看其是否滿足設(shè)計要求，通常是通過波形圖直觀地顯示輸入信號與輸出信號之間的關(guān)系。ISE集成的實現(xiàn)工具主要有約束編輯器（Constraints Editor）、引腳與區(qū)域約束編輯器（PACE）、時序分析器（Timing Analyzer）、FPGA底層編輯器（FGPA Editor）、芯片觀察窗（Chip Viewer）和布局規(guī)劃器（Floorplanner）等。Xilinx ISE的實現(xiàn)過程分為：翻譯（Translate）、映射（Map）、布局布線（Place amp。在Xilinx ISE中，綜合工具主要有Synplicity公司的Synplify/Synplify Pro，Synopsys公司的FPGA Compiler II/ Express， Exemplar Logic公司的 LeonardoSpectrum和Xilinx ISE 中的XST等，它們是指將HDL語言、原理圖等設(shè)計輸入翻譯成由與、或、非門，RAM，寄存器等基本邏輯單元組成的邏輯連接（網(wǎng)表），并根據(jù)目標與要求優(yōu)化所形成的邏輯連接，輸出edf和edn等文件，供CPLD/FPGA廠家的布局布線器進行實現(xiàn)。②綜合綜合是將行為和功能層次表達的電子系統(tǒng)轉(zhuǎn)化為低層次模塊的組合。其中ISE工具包中的StateCAD就能完成狀態(tài)機輸入的功能。它們的共同優(yōu)點是利于由頂向下設(shè)計，利于模塊的劃分與復用，可移植性好，通用性強，設(shè)計不因芯片的工藝和結(jié)構(gòu)的變化而變化，更利于向ASIC的移植，故在ISE軟件中推薦使用HDL設(shè)計輸入法。故在ISE軟件中一般不利用此種方法。但是在大型設(shè)計中，這種方法的可維護性差，不利于模塊建設(shè)與重用。原理圖輸入是一種常用的基本的輸入方法，其是利用元件庫的圖形符號和連接線在ISE軟件的圖形編輯器中作出設(shè)計原理圖，ISE中設(shè)置了具有各種電路元件的元件庫，包括各種門電路、觸發(fā)器、鎖存器、計數(shù)器、各種中規(guī)模電路、各種功能較強的宏功能塊等用戶只要點擊這些器件就能調(diào)入圖形編輯器中。下面簡要說明各功能的作用：①設(shè)計輸入圖形或文本輸入包括原理圖、狀態(tài)機、波形圖、硬件描述語言（HDL），是工程設(shè)計的第一步，ISE集成的設(shè)計工具主要包括HDL編輯器（HDL Editor）、狀態(tài)機編輯器（StateCAD）、原理圖編輯器（ECS）、IP核生成器（CoreGenerator）和測試激勵生成器（HDL Bencher）等。先進的綜合和實現(xiàn)算法將動態(tài)功耗降低了10%。 Xilinx公司ISE軟件介紹ISE是使用XILINX的FPGA的必備的設(shè)計工具，它可以完成FPGA開發(fā)的全部流程，包括設(shè)計輸入、仿真、綜合、布局布線、生成BIT文件、配置以及在線調(diào)試等，功能非常強大。Xilinx公司成立于 1984年，Xilinx首創(chuàng)了現(xiàn)場可編程邏輯陣列（FPGA）這一創(chuàng)新性的技術(shù)，并于1985年首次推出商業(yè)化產(chǎn)品。Xilinx研發(fā)、制造并銷售范圍廣泛的高級集成電路、軟件設(shè)計工具以及作為預(yù)定義系統(tǒng)級功能的IP（Intellectual Property）核。如要了解其詳細使用方法，請參照文件：.\EDA實驗教學配套資料\Xilinx使用\ Xilinx公司ISE10[1].。DSP Builder依賴于Math Works公司的數(shù)學分析工具Matlab/Simulink，以Simulink的Blockset出現(xiàn)，可以在Simulink中進行圖形化設(shè)計和仿真，同時又通過Signal Compiler可以把Matlab/Simulink的設(shè)計文件（.mdl）轉(zhuǎn)成相應(yīng)的硬件描述語言VHDL設(shè)計文件（.vhd）,以及用于控制綜合與編譯的TCL腳本。 Builder設(shè)計流程。MegaCore功能支持Altera的IP評估特性，使您在購買許可之前，便可以驗證功能及其時序。可以使用DSP Builder模型中的MegaCore功能實現(xiàn)復雜功能的集成。設(shè)計人員可以使用DSP Builder模塊迅速生成Simulink系統(tǒng)建模硬件。已有的MATLAB函數(shù)和Simulink模塊可以和Altera DSP Builder模塊以及Altera知識產(chǎn)權(quán)(IP)MegaCore功能相結(jié)合，將系統(tǒng)級設(shè)計實現(xiàn)和DSP算法開發(fā)相鏈接。Altera DSP Builder將The MathWorks MATLAB和Simulink系統(tǒng)級設(shè)計工具的算法開發(fā)、仿真和驗證功能與VHDL綜合、仿真和Altera開發(fā)工具整合在一起，實現(xiàn)了這些工具的集成。 開始界面12）工作界面。 創(chuàng)建桌面快捷方式10）點擊finish，完成安裝。 點擊next8）安裝過程，可能需要等幾分鐘。本機的quartus ii在D盤，所以需要修改一下路徑。 點擊next5）點擊yes，進入下一步。 點擊install3）開始解壓。 處理器型號特點特性NIOS II/f(快速)NIOS II/s(標準)NIOS II/e(經(jīng)濟)流水線6級5級無乘法器1周期3周期軟件方式實現(xiàn)支路預(yù)測動態(tài)靜態(tài)無指令緩沖可設(shè)置可設(shè)置無數(shù)據(jù)緩沖可設(shè)置無無可定制指令256256256說明最佳性能優(yōu)化體積小，速度快占用最少邏輯資源⑥NiosII IDE 安裝步驟1）打開NIOSII源文件，可以再網(wǎng)上下載，下載地址：ftp://。主要區(qū)別在功能和占用的邏輯資源方面。 II系統(tǒng)結(jié)構(gòu)圖。④Nios II系統(tǒng)的特性與Nios II內(nèi)部結(jié)構(gòu)1）NiosII是一個可配置的軟核處理器，空白FPGA+IP（Nios II）。②支持Nios II的FPGACyclone系列；Stratix系列；HardCopy、 HardCopyII、 HardCopy Stratix器件；HardCopy APEX三代。 NIOS II 簡介①Nios II 采用流水技術(shù)和哈佛結(jié)構(gòu)的通用精減指令集計算機(RISC)1）具有完整的32位指令集、32位數(shù)據(jù)通道和地址空間；2）帶有32個通用寄存器；3）32個外部中斷；4）單指令的32位與32位乘和除的結(jié)果是32位；對于結(jié)果是64位或128位的乘法提供專用指令；5）帶有單指令桶形(循環(huán))移位寄存器；6）可訪問各種片內(nèi)外設(shè)，提供與片外存儲器和外設(shè)的接口；7）具有硬件輔助調(diào)試模塊，可在IDE環(huán)境下執(zhí)行開始、停止、單步執(zhí)行和追蹤等操作；8）軟件集成環(huán)境基于GNU C/C++和Eclipse IDE。Quartus平臺與Cadence、ExemplarLogic、 MentorGraphics、Synopsys和Synplicity等EDA供應(yīng)商的開發(fā)工具相兼容。Altera的Quartus II可編程邏輯軟件屬于第四代PLD開發(fā)平臺。此外，Quartus II 通過和DSP Builder工具與Matlab/Simulink相結(jié)合，可以方便地實現(xiàn)各種DSP應(yīng)用系統(tǒng)；支持Altera的片上可編程系統(tǒng)（SOPC）開發(fā)，集系統(tǒng)級設(shè)計、嵌入式軟件開發(fā)、可編程邏輯設(shè)計于一體，是一種綜合性的開發(fā)平臺。支持MAX II CPLD系列、Cyclone系列、Cyclone II、Stratix II系列、Stratix GX系列等。具有運行速度快，界面統(tǒng)一，功能集中，易學易用等特點。該軟件具有開放性、與結(jié)構(gòu)無關(guān)、多平臺、完全集成化、豐富的設(shè)計庫、模塊化工具等特點，支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多種設(shè)計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計輸入到硬件配置的完整PLD設(shè)計流程。目前Altera已經(jīng)停止了對Max+plus II 的更新支持。利用DSP Builder和NIOS II，用戶可以根據(jù)設(shè)計項目的具體要求，隨心所欲地構(gòu)建自己的系統(tǒng)，再也不必拘泥于已上市的有限款式的DSP處理器。利用Matlab\DSP Builder進行DSP模塊設(shè)計是SOPC技術(shù)的一個組成部分。河南城建學院本科畢業(yè)設(shè)計（論文） 常見EDA開發(fā)環(huán)境介紹2 常見EDA開發(fā)環(huán)境介紹本章對常見開發(fā)環(huán)境Quartus II和Xilinx ISE作了簡要的介紹，重點敘述了ALTERA公司的SOPC技術(shù)。 第三章EDA開放性實驗項目選取四個實驗項目。第一章引言，敘述了本設(shè)計的課題來源、目的及意義、國內(nèi)外發(fā)展動態(tài)、設(shè)計方法和主要工作，最后介紹了本論文結(jié)構(gòu)的安排。整理所有實驗材料，將其編排為格式統(tǒng)一、內(nèi)容實用的EDA開放性開放性實驗指導教材。利用EDA實驗室設(shè)備（GW48系列實驗開發(fā)系統(tǒng)）設(shè)計開放性試驗，記錄實驗結(jié)果。經(jīng)過四年的專業(yè)課程學習后，結(jié)合本校電子信息工程專業(yè)的特點，為完成本次設(shè)計，為本校電子信息工程專業(yè)的同學設(shè)計適合其使用并能讓其喜愛的EDA開放性實驗指導教材，在已有專業(yè)知識的基礎(chǔ)上，本設(shè)計采用了如下的方法：同電子信息工程專業(yè)的同學做大量交流，了解并記錄其對EDA開放性實驗的興趣方向。實驗要求學生以各自獨立的形式，用VHDL語言自主實現(xiàn)CPU、VGA顯示控制模塊等接口，并最后實現(xiàn)于FPGA中，及完成軟硬件調(diào)試。學生在實驗課中，須自主完成（即自行設(shè)計）ALU、單指令周期CPU（single cycle CPU）、多指令周期CPU（Multicycle CPU）,乃至實現(xiàn)流水線32位MIPS CPU和Cache的設(shè)計。他們在教學過程的各個