【正文】 ，用戶(hù)可以充分利用成熟的模塊，簡(jiǎn)化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。9）所有NIOS CPU其指令集架構(gòu)兼容；10）處理器性能超過(guò)150DMIPS（每秒1億5千萬(wàn)條整數(shù)運(yùn)算指令）。詳細(xì)對(duì)比如下表所示。 修改后如圖7）按照向?qū)?，一步步進(jìn)行。DSP Builder在算法友好的開(kāi)發(fā)環(huán)境中幫助設(shè)計(jì)人員生成DSP設(shè)計(jì)硬件表征，從而縮短了DSP設(shè)計(jì)周期。 DSP Builder 開(kāi)發(fā)流程DSP Builder SignalCompiler模塊讀取由DSP Builder和MegaCore模塊構(gòu)建的Simulink建模文件(.mdl)，生成VHDL文件和工具命令語(yǔ)言(Tcl)腳本，進(jìn)行綜合、硬件實(shí)施和仿真?？蛻?hù)使用Xilinx及其合作伙伴的自動(dòng)化軟件工具和IP核對(duì)器件進(jìn)行編程，從而完成特定的邏輯操作。常用的設(shè)計(jì)輸入方法是硬件描述語(yǔ)言（HDL）和原理圖設(shè)計(jì)輸入方法。波形輸入及狀態(tài)機(jī)輸入方法是兩種最常用的輔助設(shè)計(jì)輸入方法，使用波形輸入法時(shí)，只要繪制出激勵(lì)波形的輸出波形，ISE軟件就能自動(dòng)地根據(jù)響應(yīng)關(guān)系進(jìn)行設(shè)計(jì)；而使用狀態(tài)機(jī)輸入時(shí)，只需設(shè)計(jì)者畫(huà)出狀態(tài)轉(zhuǎn)移圖，ISE軟件就能生成相應(yīng)的HDL代碼或者原理圖，使用十分方便。 Route）等3個(gè)步驟。⑤下載下載（Download）即編程（Program）設(shè)計(jì)開(kāi)發(fā)的最后步驟就是將已經(jīng)仿真實(shí)現(xiàn)的程序下載到開(kāi)發(fā)板上，進(jìn)行在線調(diào)試或者說(shuō)將生成的配置文件寫(xiě)入芯片中進(jìn)行測(cè)試。對(duì)于每個(gè)路口，可實(shí)現(xiàn)直行、停止、左轉(zhuǎn)指示，并顯示當(dāng)前狀態(tài)剩余時(shí)間。東西方向和南北方向指示燈 硬件測(cè)試結(jié)果三東西方向禁止通行，南北方向通行，實(shí)際狀態(tài)如上圖。 ①實(shí)驗(yàn)?zāi)康?）熟悉Quartus Ⅱ軟件的基本使用方法。2）編寫(xiě)各個(gè)VHDL源程序。測(cè)量頻率的相對(duì)誤差與被測(cè)信號(hào)頻率的大小無(wú)關(guān)，僅與閘門(mén)時(shí)間和標(biāo)準(zhǔn)信號(hào)頻率有關(guān)，即實(shí)現(xiàn)了整個(gè)測(cè)試頻段的等精度測(cè)量。在停止計(jì)數(shù)期間，首先需要一個(gè)鎖存信號(hào)LOAD的上跳沿將計(jì)數(shù)器在前1秒鐘的計(jì)數(shù)值鎖存進(jìn)32位鎖存器REG32B中，由外部的7段譯碼器譯出并穩(wěn)定顯示。若已有32位BCD碼存在于此模塊的輸入口，在信號(hào)LOAD的上升沿后即被鎖存到寄存器REG32B的內(nèi)部，并由REG32B的輸出端輸出，然后由實(shí)驗(yàn)板上的7段譯碼器譯成能在數(shù)碼管上顯示的相對(duì)應(yīng)的數(shù)值。 硬件測(cè)試結(jié)果如下圖所示。①實(shí)驗(yàn)?zāi)康?)學(xué)習(xí)直流電機(jī)控制電路的設(shè)計(jì)原理與實(shí)現(xiàn)方法，2)進(jìn)一步學(xué)習(xí)PWM波形產(chǎn)生電路的設(shè)計(jì)3)學(xué)習(xí)直流電機(jī)加速、減速、正轉(zhuǎn)、反轉(zhuǎn)、啟動(dòng)、停止等控制電路的設(shè)計(jì) ②實(shí)驗(yàn)儀器及理論要求1）GW48—PK2++EDA 實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)、PC 機(jī)；2）電機(jī)驅(qū)動(dòng)的原理；3）直流電機(jī)測(cè)速的原理。兩路數(shù)值同時(shí)加在數(shù)字比較器上，當(dāng)脈寬計(jì)數(shù)器輸出值小于DECE輸出的規(guī)定值時(shí)，比較器輸出高電平。 測(cè)頻模塊總代碼6)引腳鎖定選擇模式5。2）學(xué)習(xí)VGA圖像顯示控制器的設(shè)計(jì)。行同步信號(hào)HS 和場(chǎng)同步信號(hào)VS是兩個(gè)重要的信號(hào)。最后進(jìn)行引腳鎖定并進(jìn)行測(cè)試，硬件驗(yàn)證顯示器顯示效果。 DFF模塊最終電路連接圖。2）用ROM模塊存儲(chǔ)圖像，在顯示器上顯示出來(lái)。使學(xué)生具備利用FPGA芯片設(shè)計(jì)、開(kāi)發(fā)、調(diào)試電子系統(tǒng)的能力，并能掌握和使用QuartusII 開(kāi)發(fā)系統(tǒng)進(jìn)行電子系統(tǒng)的設(shè)計(jì)、仿真、測(cè)試。感謝學(xué)長(zhǎng)薛玉龍、江柯等同學(xué)，謝謝你們?cè)陔娮訉W(xué)習(xí)的道路上對(duì)我的指引和幫助，使我少走了很多彎路。（2）排版、整理文檔的能力：本論文需要進(jìn)行大量的文字整理工作，由于對(duì)排版工具的使用不夠熟練，打字速度不夠快，導(dǎo)致在論文格式的編排上花費(fèi)了許多時(shí)間。本設(shè)計(jì)的主要內(nèi)容是進(jìn)行EDA開(kāi)放性實(shí)驗(yàn)設(shè)計(jì)，實(shí)驗(yàn)項(xiàng)目比較有趣，涉及的實(shí)驗(yàn)類(lèi)型寬廣。MD用來(lái)選擇輸出彩條方式。 生成原理圖模塊完成后。從0計(jì)數(shù)到639 VGA行掃描時(shí)序圖同樣每掃描完一幀，再掃描下一幀行時(shí)也會(huì)花一定時(shí)間來(lái)準(zhǔn)備，因此也要滿(mǎn)足其時(shí)序要求。FPGA所需的工作時(shí)鐘由外部高精度有源晶振提供。④實(shí)驗(yàn)擴(kuò)展1）在FPGA中加入脈沖信號(hào)“去抖動(dòng)”電路，對(duì)來(lái)自紅外光電電路測(cè)得的轉(zhuǎn)速脈沖信號(hào)進(jìn)行數(shù)字濾波，實(shí)現(xiàn)直流電機(jī)轉(zhuǎn)速的精確測(cè)量。3)LPM_COMPARE定制方法 LPM_COMPARE定制方法一在搜索框中輸入要搜索的器件的名字。停止：在DC_MA端輸入低電平，在DC_MB端也輸入低電平時(shí)，則Q6截止， Q7也截止；反轉(zhuǎn)：在DC_MA端加入低電平，在DC_MB端加入高電平時(shí)，則Q6截止，Q7導(dǎo)通，形成VCC→R2→Q2→B→A→Q5→GND回路；利用安裝在電機(jī)轉(zhuǎn)軸上的轉(zhuǎn)盤(pán)和光電開(kāi)關(guān)來(lái)測(cè)量轉(zhuǎn)速的，轉(zhuǎn)盤(pán)上帶有四個(gè)均勻分布的通光槽，光電開(kāi)關(guān)采用槽型的。 硬件驗(yàn)證結(jié)果三⑤實(shí)驗(yàn)擴(kuò)展1）在上述實(shí)驗(yàn)的基礎(chǔ)上，增加測(cè)相位功能，并在系統(tǒng)上增加一個(gè)鍵，控制測(cè)相差和顯示。 FREQ的時(shí)序仿真結(jié)果④硬件邏輯驗(yàn)證 若使用GW48CK EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)進(jìn)行硬件邏輯驗(yàn)證。 8位十進(jìn)制數(shù)字頻率計(jì)邏輯圖 測(cè)頻控制信號(hào)發(fā)生器工作時(shí)序其中，控制信號(hào)時(shí)鐘CLK的頻率取1 Hz，而信號(hào)TSTEN的脈寬恰好為1 s，可以用作閘門(mén)信號(hào)。以下分別敘述頻率計(jì)各邏輯模塊的功能與設(shè)計(jì)方法。數(shù)字頻率計(jì)測(cè)頻原理示意圖當(dāng)Td遠(yuǎn)遠(yuǎn)大于△t時(shí)，頻率測(cè)量的最大誤差為：δm=Ts/(TdTs)≈Ts/Td （）由最后的表達(dá)式可知，當(dāng)頻率測(cè)量的最大誤差由標(biāo)準(zhǔn)時(shí)鐘信號(hào)的周期Ts和頻率計(jì)數(shù)的閘門(mén)時(shí)間Td決定，Ts越小，Td越大，測(cè)量誤差越小，即測(cè)量精度越高。fx=fsNx/Ns6）記錄實(shí)驗(yàn)過(guò)程中出現(xiàn)的問(wèn)題及解決辦法。②實(shí)驗(yàn)儀器及理論要求1） GW48—PK2++EDA 實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)、PC 機(jī)。3）根據(jù)系統(tǒng)的功能，選好測(cè)試用例，畫(huà)出測(cè)試輸入信號(hào)波形或編好測(cè)試程序。②實(shí)驗(yàn)內(nèi)容1） 端口說(shuō)明 端口說(shuō)明方向端口名寬度說(shuō)明輸入Rst1復(fù)位信號(hào)，外接按鈕開(kāi)關(guān)，低電平復(fù)位clk_1Hz11Hz的計(jì)時(shí)與狀態(tài)轉(zhuǎn)換時(shí)鐘clk_2Hz12Hz的直行綠燈閃爍頻率信號(hào)輸出ew_led[5..0]6東西方向信號(hào)燈控制，從高到低，分別控制直行綠燈、直行紅燈、停行黃燈、左轉(zhuǎn)紅燈、左轉(zhuǎn)綠燈sn_led[5..0]6南北方向信號(hào)燈控制ew_time[7..0]8東西方向倒計(jì)時(shí)時(shí)間，8位BCD碼，作顯示模塊電路輸入數(shù)據(jù)sn_time[7..0]8南北方向倒計(jì)時(shí)時(shí)間2）編寫(xiě)實(shí)驗(yàn)代碼 實(shí)驗(yàn)代碼一 實(shí)驗(yàn)代碼二 實(shí)驗(yàn)代碼三 實(shí)驗(yàn)代碼四3）建議選擇模式0。由于篇幅有限，本章列舉了其中四個(gè)有代表性的實(shí)驗(yàn)項(xiàng)目，其它實(shí)驗(yàn)項(xiàng)目放到實(shí)驗(yàn)指導(dǎo)書(shū)中。綜合后仿真在針對(duì)目標(biāo)器件進(jìn)行適配之后進(jìn)行，綜合后仿真接近真實(shí)器件的特性進(jìn)行，能精確給出輸入與輸出之間的信號(hào)延時(shí)數(shù)據(jù)。一般來(lái)說(shuō)，綜合是針對(duì)VHDL來(lái)說(shuō)的，即將VHDL描述的模型、算法、行為和功能描述轉(zhuǎn)換為FPGA/CPLD基本結(jié)構(gòu)相對(duì)應(yīng)的網(wǎng)表文件，即構(gòu)成對(duì)應(yīng)的映射關(guān)系。更主要的缺點(diǎn)是：當(dāng)所選用芯片升級(jí)換代后，所有的原理圖都要作相應(yīng)的改動(dòng)。ISE除了我們功能完整，使用方便外，它的設(shè)計(jì)性能也非常好，拿ISE ，其設(shè)計(jì)性能比其他解決方案平均快30%，它集成的時(shí)序收斂流程整合了增強(qiáng)性物理綜合優(yōu)化，提供最佳的時(shí)鐘布局、更好的封裝和時(shí)序收斂映射，從而獲得更高的設(shè)計(jì)性能。而對(duì)后者的處理可以由FPGA/CPLD開(kāi)發(fā)工具 DSP Builder 設(shè)計(jì)流程　Xilinx ISE 開(kāi)發(fā)系統(tǒng)介紹由于GW48－PK2實(shí)驗(yàn)箱是基于Altera公司的Cyclone II系列芯片（EP2C35F484C8）,軟件開(kāi)發(fā)工具主要采用本章第一節(jié)中介紹的Quartus II，故在本節(jié)中只對(duì)Xilinx公司及其開(kāi)發(fā)工具 ISE作簡(jiǎn)要介紹。DSP Builder包括比特和周期精度的Simulink模塊，涵蓋了算法和存儲(chǔ)功能等基本操作。 完成安裝11）雙擊桌面上的NIOS ,進(jìn)入下邊界面，然后點(diǎn)擊workbench。 正在解壓4）解壓完成后自動(dòng)進(jìn)入下邊界面，點(diǎn)擊next。2）外設(shè)配置具有很大的靈活性；3）具有很高的性?xún)r(jià)比；4）自定制指令。該平臺(tái)支持一個(gè)工作組環(huán)境下的設(shè)計(jì)要求，其中包括支持基于Internet的協(xié)作設(shè)計(jì)。Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl腳本完成設(shè)計(jì)流程外，提供了完善的用戶(hù)圖形界面設(shè)計(jì)方式。DSP Builder可以幫助設(shè)計(jì)者完成基于FPGA的DSP系統(tǒng)設(shè)計(jì)。對(duì)實(shí)驗(yàn)結(jié)果進(jìn)行整理，作好實(shí)測(cè)數(shù)據(jù)和仿真數(shù)據(jù)的誤差分析，用辦公軟件詳細(xì)繪制實(shí)驗(yàn)過(guò)程圖紙，并給出做實(shí)驗(yàn)的建議和心得體會(huì)。MIT麻省理工學(xué)院的一門(mén)相關(guān)課程是《計(jì)算機(jī)系統(tǒng)設(shè)計(jì)》。 國(guó)內(nèi)的實(shí)驗(yàn)教學(xué)偏重于所學(xué)知識(shí)的驗(yàn)證, 學(xué)生在規(guī)定的時(shí)間內(nèi), 根據(jù)實(shí)驗(yàn)指導(dǎo)書(shū)規(guī)定的實(shí)驗(yàn)步驟和方法, 對(duì)理論教學(xué)知識(shí)進(jìn)行驗(yàn)證，然后按照規(guī)定的格式，寫(xiě)出實(shí)驗(yàn)報(bào)告。為了讓理論教學(xué)與實(shí)驗(yàn)教學(xué)相互促進(jìn)、同步進(jìn)行，通過(guò)開(kāi)放性實(shí)驗(yàn)教學(xué)模式，來(lái)解決高等教育的資金投入不足、設(shè)施緊張、師資緊缺、實(shí)驗(yàn)教學(xué)與理論教學(xué)脫離等問(wèn)題。 關(guān)鍵詞：EDA，開(kāi)放性實(shí)驗(yàn)， Quartus II，NIOS II, FPGAABSTRACT A large number of applicationoriented training, technical talent is the goal of undergraduate education. Experimental teaching is an important link theory with practice, to cultivate the students39。 畢 業(yè) 設(shè) 計(jì) [論 文]題 目： 基于FPGA的EDA開(kāi)放性實(shí)驗(yàn)項(xiàng)目 設(shè)計(jì)與研究 學(xué) 院： 電氣與信息工程學(xué)院 專(zhuān) 業(yè)： 電子信息工程 姓 名： 黨俊博 學(xué) 號(hào)： 093409117