【正文】 在今后的工作中，我將在以下的幾個方面來充實和完善自己：（1）FPGA開發(fā)能力：由于自己能力及時間所限，本設計的EDA開放性實驗項目所涉及的NIOS II及DSP Builder比較少。若使用GW48CK EDA實驗開發(fā)系統(tǒng)進行硬件邏輯驗證。VGA行同步信號HS和場同步信號VS的時序圖如圖圖32所示， T1為行同步消隱（約為6μs）；T2為行顯示時間（約為26μs）；T3為場同步消隱（兩個行周期）；T4為場顯示時間（480個行周期）。直流電機測速模塊數(shù)據(jù)線連接 硬件測試圖一速度等級顯示速度等級選擇電機正反轉控制速度顯示模式5 硬件測試圖二最左邊的數(shù)碼管顯示速度等級，最右邊的兩位顯示速度大小，鍵1是速度等級選擇鍵，鍵2是電機正反轉控制鍵。同時通過光電檢測電路，測量轉速并在數(shù)碼管上顯示。當高電平時計數(shù)允許，低電平時計數(shù)禁止。標準頻率可由穩(wěn)定度好、精度高的高頻晶體振蕩器產(chǎn)生，在保證測量精度不變的前提下，提高標準信號頻率，可使閘門時間縮短，即提高測試速度。當閘門控制信號經(jīng)過Tc時間結束時，也要等到被測信號的上升沿到來時才同時停止對標準信號和被測信號的計數(shù)，并讀取此時的計數(shù)值。3）學習VHDL基本邏輯電路的綜合設計應用。①實驗原理1） 系統(tǒng)硬件電路結構分析東西南北 交通燈結構組成示意圖FPGA系統(tǒng)電路8位數(shù)碼管顯示電路20個LED指示電路 交通燈系統(tǒng)組成框圖LED指示電路，用紅、黃、綠三種顏色的LED表示禁行、停行、通行；每個方位5個LED，直行紅色LED、直行綠色LED、停行黃色LED、左轉紅色LED、左轉綠色LED ；數(shù)碼管電路顯示當前狀態(tài)剩余時間，每個方位2個數(shù)碼管； 2）FPGA內(nèi)部電路設計分析 信號燈狀態(tài)分配及輸出情況 （‘1’點亮，‘0’熄滅）狀態(tài)東西方向南北方向功能直行綠紅停行黃燈左轉紅綠數(shù)碼管直行綠紅停行黃燈左轉紅綠數(shù)碼管St01001035秒倒計時0101055秒倒計時東西直行南北禁行St1001103秒倒計時01010東西停行南北禁行St20100115秒倒計時01010東西左轉南北禁行St30101045秒倒計時1001025秒倒計時南北直行東西禁行S401010001103秒倒計時南北停行東西禁行St5010100100115秒倒計時南北左轉東西禁行3）控制電路設計說明系統(tǒng)復位后首先進入St0（東西直行，南北禁行）狀態(tài)，并給兩個方向的倒計時賦初值。④驗證（Verification）驗證(Verification)包含綜合后仿真和功能仿真（Simulation）等。這種方法的優(yōu)點是直觀、便于理解、元件庫資源豐富。DSP Builder是一個系統(tǒng)級（或算法級）設計工具，它構架在多個軟件工具之上，并把系統(tǒng)級和RTL級兩個設計領域的設計工具連接起來，最大程度地發(fā)揮了兩種工具的優(yōu)勢。9）是否在桌面創(chuàng)建快捷方式，選擇是。③Nios II設計嵌入式系統(tǒng)的流程1）分析系統(tǒng)需要說明，包括功能需要和性能需求；2）建立Quartus II工程，建立頂層實體；3）調(diào)用SOPC Bulider生成用戶定制的系統(tǒng)模塊（包括標準外設）；4）將SOPC系統(tǒng)模塊集成到硬件工程中，并添加其他模塊；5）在頂層實體中，將這些連接起來；6）分配引腳和編譯工程，；7）下載工程，驗證，將配置文件下載到開發(fā)板上驗證；8）軟件開發(fā)，可使用IDE或SDK Shell集成開發(fā)環(huán)境；9）編譯軟件工程，；10）調(diào)試程序，將硬件配置文件下載到開發(fā)板，將可執(zhí)行文件下載到RAM，直到軟硬件協(xié)同工作。Quartus II 是Altera公司繼Max+plus II之后開發(fā)的一種針對其公司生產(chǎn)的系列CPLD/PGFA器件的綜合性開發(fā)軟件，它的版本不斷升級，這里介紹的是Quartus II ，該軟件有如下幾個顯著的特點：①Q(mào)uartus II 的優(yōu)點該軟件界面友好，使用便捷，功能強大，是一個完全集成化的可編程邏輯設計環(huán)境，是先進的EDA工具軟件。對其需求及規(guī)劃進行分析，確定開放性實驗項目題目，并對各模塊、各具體設計做好充足的理論準備。4）我校畢業(yè)生目前面臨找工作比較難的困境，但市場上對FPGA職位需求量很大，在應屆畢業(yè)生中熟練掌握FPGA的學生屬于稀缺資源，以至于企業(yè)為培養(yǎng)FPGA開發(fā)工程師無不付出沉重的代價，所以對于在校電類專業(yè)的學生來說，這就是打造個人差異化競爭力的機會，事實上只要掌握FPGA就能夠找到一份薪水更好的工作。 本論文介紹了常用數(shù)字電路的設計原理和方法，內(nèi)容涉及到控制類、儀器儀表類、小游戲類、嵌入式處理器等實驗項目，重點講述電路的設計原理、FPGA內(nèi)部功能模塊電路劃分及VHDL代碼描述。采用實驗任務書，增強學生的自主學習與研究能力。第一章引言，敘述了本設計的課題來源、目的及意義、國內(nèi)外發(fā)展動態(tài)、設計方法和主要工作，最后介紹了本論文結構的安排。支持MAX II CPLD系列、Cyclone系列、Cyclone II、Stratix II系列、Stratix GX系列等。主要區(qū)別在功能和占用的邏輯資源方面。Altera DSP Builder將The MathWorks MATLAB和Simulink系統(tǒng)級設計工具的算法開發(fā)、仿真和驗證功能與VHDL綜合、仿真和Altera開發(fā)工具整合在一起，實現(xiàn)了這些工具的集成。Xilinx研發(fā)、制造并銷售范圍廣泛的高級集成電路、軟件設計工具以及作為預定義系統(tǒng)級功能的IP（Intellectual Property）核。它們的共同優(yōu)點是利于由頂向下設計，利于模塊的劃分與復用，可移植性好，通用性強，設計不因芯片的工藝和結構的變化而變化，更利于向ASIC的移植，故在ISE軟件中推薦使用HDL設計輸入法。每個仿真步驟如果出現(xiàn)問題，就需要根據(jù)錯誤的定位返回到相應的步驟更改或者重新設計。東西方向直行禁止，左轉通行南北方向直行通行，左轉禁行 硬件測試結果二東西方向直行禁止通行，左轉通行，南北方向禁止通行，實際狀態(tài)如上圖。③實驗要求1）畫出系統(tǒng)的原理框圖，說明系統(tǒng)中各主要組成部分的功能。當TSTEN高電平時，允許計數(shù)；低電平時，停止計數(shù)，并保持其所計的數(shù)。 引腳鎖定圖進行硬件驗證的方法為：選擇實驗模式0，測頻控制器時鐘信號CLK可通過CLOCK0將1 Hz的信號接入，待測頻率輸入端FSIN與CLOCK5中的某個頻率信號相接，數(shù)碼管應顯示來自CLOCK5的頻率。圖中的t5是一個5位二進制計數(shù)器，作脈寬計數(shù)器，DECD是一個速度控制模塊；脈寬計數(shù)器在CLK5的激勵下輸出從0開始的逐漸增大的鋸齒波。 VGA彩條信號顯示控制器①實驗目的1）掌握VGA時序工作要求及特點。顏色黑藍綠品紅青黃白R00001111G00110011B01010101②實驗內(nèi)容利用QuartusII對編寫VGA時序控制模塊，并進行仿真測試；給出仿真波形。 橫彩條顯示一 橫彩條顯示二 豎彩條顯示 方格圖像顯示③實驗擴展1）用ROM模塊存儲漢字點陣，然后顯示出來。感謝在EDA實驗室一起學習的孔范升、于寶明、邊紅旗、馮遠航等同學，感謝他們在理論、實踐及生活等諸多方面給我的幫助。第二章介紹了EDA常見開發(fā)環(huán)境以及ALTERA公司的SOPC技術。 color原理圖模塊創(chuàng)建pll模塊。控制按鍵電源 FPGA接口電路VGA顯示器時鐘電路 系統(tǒng)原理框圖 VGA顯示原理工業(yè)標準的VGA顯示模式為：64046816色60Hz。 LPM_COMPARE定制方法二選擇比較器的位數(shù)是4位，ab時輸出高電平。被測信號可由移相信號發(fā)生器產(chǎn)生。此時，根據(jù)測頻的時序要求，可得出信號LOAD和CLR_CNT的邏輯描述。在整個頻率測量范圍內(nèi)，精度恒定，實現(xiàn)了等精度測量。①實驗原理1）數(shù)字頻率計測頻的方法是：采用頻率準確的高頻信號作為標準頻率信號，保證測量的閘門時間為被測信號的整數(shù)倍，并在閘門時間內(nèi)同時對標準信號脈沖和被測信號脈沖進行計數(shù)，實現(xiàn)整個頻率測量范圍內(nèi)的測量精度相等，當標準信號頻率很高，閘門時間足夠長時，可實現(xiàn)高精度頻率測量。4）根據(jù)選用的EDA實驗開發(fā)裝置編好用于硬件驗證的管腳鎖定表格或文件。 開放性實驗項目表序 號實 驗 項 目實驗類別實驗學時1彩燈控制器設計2天2PWM信號發(fā)生器設計2天3VGA彩條顯示設計3天4乒乓球游戲機設計3天5十字路口交通燈控制電路設計設計4天6DDS信號發(fā)生器設計3天7數(shù)字頻率計設計4天8直流電機PWM控制電路設計4天9NIOS II系統(tǒng)典型應用設計4天①實驗目的1）了解交通燈控制電路的設計原理與設計方法；2）學習狀態(tài)機控制的VHDL設計；3）學習BCD碼減法計算的VHDL設計；4）進一步學習LED和數(shù)碼管的顯示控制設計；5）學習利用FPGA實現(xiàn)一般數(shù)字系統(tǒng)電路實用開發(fā)技術。在Xilinx ISE中，綜合工具主要有Synplicity公司的Synplify/Synplify Pro，Synopsys公司的FPGA Compiler II/ Express， Exemplar Logic公司的 LeonardoSpectrum和Xilinx ISE 中的XST等，它們是指將HDL語言、原理圖等設計輸入翻譯成由與、或、非門，RAM，寄存器等基本邏輯單元組成的邏輯連接（網(wǎng)表），并根據(jù)目標與要求優(yōu)化所形成的邏輯連接，輸出edf和edn等文件，供CPLD/FPGA廠家的布局布線器進行實現(xiàn)。先進的綜合和實現(xiàn)算法將動態(tài)功耗降低了10%?？梢允褂肈SP Builder模型中的MegaCore功能實現(xiàn)復雜功能的集成。 點擊next5）點擊yes，進入下一步。Quartus平臺與Cadence、ExemplarLogic、 MentorGraphics、Synopsys和Synpl