【正文】 向顯示東西方向時間 硬件測試結(jié)果一數(shù)碼管顯示時間，led等模擬交通燈。東西方向和南北方向指示燈 硬件測試結(jié)果三東西方向禁止通行，南北方向通行，實際狀態(tài)如上圖。④實驗報告1）畫出系統(tǒng)的原理框圖，說明系統(tǒng)中各主要組成部分的功能。3）根據(jù)系統(tǒng)的功能，選好測試用例，畫出測試輸入信號波形或編好測試程序。5）記錄系統(tǒng)仿真、邏輯綜合及硬件驗證結(jié)果。 ①實驗?zāi)康?）熟悉Quartus Ⅱ軟件的基本使用方法。3）學(xué)習(xí)VHDL基本邏輯電路的綜合設(shè)計應(yīng)用。②實驗儀器及理論要求1） GW48—PK2++EDA 實驗開發(fā)系統(tǒng)、PC 機。3） 基本計數(shù)器、鎖存器、數(shù)碼管譯碼電路等基本模塊的使用。2）編寫各個VHDL源程序。4）根據(jù)選用的EDA實驗開發(fā)裝置編好用于硬件驗證的管腳鎖定表格或件。6）記錄實驗過程中出現(xiàn)的問題及解決辦法。當(dāng)閘門控制信號經(jīng)過Tc時間結(jié)束時，也要等到被測信號的上升沿到來時才同時停止對標準信號和被測信號的計數(shù)，并讀取此時的計數(shù)值。fx=fsNx/Ns數(shù)字頻率計測頻原理示意圖當(dāng)Td遠遠大于△t時，頻率測量的最大誤差為：δm=Ts/(TdTs)≈Ts/Td （）由最后的表達式可知，當(dāng)頻率測量的最大誤差由標準時鐘信號的周期Ts和頻率計數(shù)的閘門時間Td決定，Ts越小，Td越大，測量誤差越小，即測量精度越高。當(dāng)標準信號選取準確的50MHz信號源時，Ts=10ns,只要選取Td≧10ms,就可使測量的最大相對誤差≦106，即達到百萬分之一的測量精度。測量頻率的相對誤差與被測信號頻率的大小無關(guān)，僅與閘門時間和標準信號頻率有關(guān)，即實現(xiàn)了整個測試頻段的等精度測量。標準頻率可由穩(wěn)定度好、精度高的高頻晶體振蕩器產(chǎn)生，在保證測量精度不變的前提下，提高標準信號頻率，可使閘門時間縮短，即提高測試速度。以下分別敘述頻率計各邏輯模塊的功能與設(shè)計方法。這就要求TESTCTL的計數(shù)使能信號TSTEN能產(chǎn)生一個1秒脈寬的周期信號，并對頻率計的每一計數(shù)器CNT10的ENA使能端進行同步控制。在停止計數(shù)期間，首先需要一個鎖存信號LOAD的上跳沿將計數(shù)器在前1秒鐘的計數(shù)值鎖存進32位鎖存器REG32B中，由外部的7段譯碼器譯出并穩(wěn)定顯示。 8位十進制數(shù)字頻率計邏輯圖 測頻控制信號發(fā)生器工作時序其中，控制信號時鐘CLK的頻率取1 Hz，而信號TSTEN的脈寬恰好為1 s，可以用作閘門信號。在計數(shù)完成后，即計數(shù)使能信號TSTEN在1 s的高電平后，利用其反相值的上跳沿產(chǎn)生一個鎖存信號LOAD， s后，CLR_CNT產(chǎn)生一個清零信號上跳沿。若已有32位BCD碼存在于此模塊的輸入口，在信號LOAD的上升沿后即被鎖存到寄存器REG32B的內(nèi)部，并由REG32B的輸出端輸出，然后由實驗板上的7段譯碼器譯成能在數(shù)碼管上顯示的相對應(yīng)的數(shù)值。當(dāng)高電平時計數(shù)允許，低電平時計數(shù)禁止。 FREQ的時序仿真結(jié)果④硬件邏輯驗證 若使用GW48CK EDA實驗開發(fā)系統(tǒng)進行硬件邏輯驗證。8個數(shù)碼管顯示頻率大小 根據(jù)電路結(jié)構(gòu)圖進行引腳鎖定。 硬件測試結(jié)果如下圖所示。輸出頻率值模式0 硬件驗證結(jié)果一時鐘頻率輸入為4096Hz時，可見輸出為4196Hz，誤差比較大，很可能給的基準頻率有問題。 硬件驗證結(jié)果三⑤實驗擴展1）在上述實驗的基礎(chǔ)上，增加測相位功能，并在系統(tǒng)上增加一個鍵，控制測相差和顯示。2）擴展測頻的范圍，上述實驗是以1Hz時鐘信號作為閘門信號進行測頻的，當(dāng)頻率比較低是，誤差比較大。①實驗?zāi)康?)學(xué)習(xí)直流電機控制電路的設(shè)計原理與實現(xiàn)方法，2)進一步學(xué)習(xí)PWM波形產(chǎn)生電路的設(shè)計3)學(xué)習(xí)直流電機加速、減速、正轉(zhuǎn)、反轉(zhuǎn)、啟動、停止等控制電路的設(shè)計 ②實驗儀器及理論要求1）GW48—PK2++EDA 實驗開發(fā)系統(tǒng)、PC 機；2）電機驅(qū)動的原理；3）直流電機測速的原理。同時通過光電檢測電路，測量轉(zhuǎn)速并在數(shù)碼管上顯示。停止：在DC_MA端輸入低電平，在DC_MB端也輸入低電平時，則Q6截止， Q7也截止；反轉(zhuǎn)：在DC_MA端加入低電平，在DC_MB端加入高電平時，則Q6截止，Q7導(dǎo)通，形成VCC→R2→Q2→B→A→Q5→GND回路；利用安裝在電機轉(zhuǎn)軸上的轉(zhuǎn)盤和光電開關(guān)來測量轉(zhuǎn)速的，轉(zhuǎn)盤上帶有四個均勻分布的通光槽，光電開關(guān)采用槽型的。②實驗內(nèi)容 FPGA直流電機控制模塊PWM控制電路由細分計數(shù)器和脈沖計數(shù)器組成。兩路數(shù)值同時加在數(shù)字比較器上，當(dāng)脈寬計數(shù)器輸出值小于DECE輸出的規(guī)定值時，比較器輸出高電平。F1Hz是計數(shù)時鐘輸入端，電路對直流電機轉(zhuǎn)速進行了32級細分。3)LPM_COMPARE定制方法 LPM_COMPARE定制方法一在搜索框中輸入要搜索的器件的名字。 LPM_COMPARE定制方法三最終生成的模塊如上圖所示。 測頻模塊總代碼6)引腳鎖定選擇模式5。直流電機測速模塊數(shù)據(jù)線連接 硬件測試圖一速度等級顯示速度等級選擇電機正反轉(zhuǎn)控制速度顯示模式5 硬件測試圖二最左邊的數(shù)碼管顯示速度等級，最右邊的兩位顯示速度大小，鍵1是速度等級選擇鍵，鍵2是電機正反轉(zhuǎn)控制鍵。④實驗擴展1）在FPGA中加入脈沖信號“去抖動”電路，對來自紅外光電電路測得的轉(zhuǎn)速脈沖信號進行數(shù)字濾波，實現(xiàn)直流電機轉(zhuǎn)速的精確測量。⑤實驗報告1）畫出總體設(shè)計方案框圖2）寫出軟硬件功能要求，進行FPGA內(nèi)部功能模塊劃分 3）分析與設(shè)計單元硬件電路，繪制總體硬件電路原理圖4）選取或進行硬件電路制作與調(diào)試；5)分析與設(shè)計FPGA內(nèi)部功能模塊電路，6)進行模塊電路的VHDL設(shè)計與仿真測試；7)進行系統(tǒng)軟硬件聯(lián)調(diào)；8)進行實驗總結(jié)。2）學(xué)習(xí)VGA圖像顯示控制器的設(shè)計。①實驗原理系統(tǒng)的工作原理及要求FPGA是整個系統(tǒng)的核心，通過對其編程可輸出RGB三基色信號和HS 、VS行場掃描同步信號。FPGA所需的工作時鐘由外部高精度有源晶振提供。常見的彩色顯示器，一般由CRT (陰極射線管)構(gòu)成，彩色是由R、G、B（紅、綠、藍）三基色組成，CRT用逐行掃描或隔行掃描的方式實現(xiàn)圖像顯示，由VGA控制模塊產(chǎn)生的水平同步信號和垂直同步信號控制陰極射線槍產(chǎn)生的電子束，打在涂有熒光粉的熒光屏上，產(chǎn)生R、G、B三基色，合成一個彩色像素。行同步信號HS 和場同步信號VS是兩個重要的信號。VGA行同步信號HS和場同步信號VS的時序圖如圖圖32所示， T1為行同步消隱（約為6μs）；T2為行顯示時間（約為26μs）；T3為場同步消隱（兩個行周期）；T4為場顯示時間（480個行周期）。從0計數(shù)到639 VGA行掃描時序圖同樣每掃描完一幀，再掃描下一幀行時也會花一定時間來準備，因此也要滿足其時序要求。VGA工業(yè)標準要求的頻率：時鐘頻率：(像素輸出的頻率)　　行頻： 31469Hz　　場頻： （每秒圖像刷新頻率）圖象信號顯示的顏色種類與表示R、G、B三基色的二進制數(shù)位數(shù)有關(guān)。最后進行引腳鎖定并進行測試，硬件驗證顯示器顯示效果。 VGA控制器代碼一 VGA控制器代碼二 VGA控制器代碼三編譯當(dāng)前文件。 生成原理圖模塊完成后。 創(chuàng)建pll模塊輸入時鐘設(shè)置成20MHz，輸出時鐘24MHz。 DFF模塊最終電路連接圖。若使用GW48CK EDA實驗開發(fā)系統(tǒng)進行硬件邏輯驗證。MD用來選擇輸出彩條方式。圖像顯示方式選擇VGA接口模式2）用ROM模塊存儲圖像，在顯示器上顯示出來。河南城建學(xué)院本科畢業(yè)設(shè)計（論文） 參考文獻總結(jié)兩個多月的畢業(yè)設(shè)計已經(jīng)接近尾聲，在這兩個月中，查閱教學(xué)資料，在EDA實驗室進行編輯代碼、仿真、硬件測試，分析整理數(shù)據(jù)，排檔裝訂，我終于完成了任務(wù)書中規(guī)定的內(nèi)容，并完成這篇一百多頁的論文和實驗指導(dǎo)書。本設(shè)計的主要內(nèi)容是進行EDA開放性實驗設(shè)計，實驗項目比較有趣，涉及的實驗類型寬廣。第三章九個開放性實驗項目介紹了一般數(shù)字電路設(shè)計的完成流程。使學(xué)生具備利用FPGA芯片設(shè)計、開發(fā)、調(diào)試電子系統(tǒng)的能力，并能掌握和使用QuartusII 開發(fā)系統(tǒng)進行電子系統(tǒng)的設(shè)計、仿真、測試。在今后的工作中，我將在以下的幾個方面來充實和完善自己：（1）FPGA開發(fā)能力：由于自己能力及時間所限，本設(shè)計的EDA開放性實驗項目所涉及的NIOS II及DSP Builder比較少。（2）排版、整理文檔的能力：本論文需要進行大量的文字整理工作，由于對排版工具的使用不夠熟練，打字速度不夠快，導(dǎo)致在論文格式的編排上花費了許多時間。參考文獻 [1] [M].北京:電子工業(yè)出版社,2005.[2] 潘松,[M].北京:清華大學(xué)出版社,2005.[3] 潘松,[M].北京: 清華大學(xué)出版社,2005.[4] II實例精煉[M].北京:北京航空航天大學(xué)出版社,2011.[5] II[M].北京:北京航空航天大學(xué)出版社,2011.[6]徐飛. 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