【正文】 icity等EDA供應(yīng)商的開發(fā)工具相兼容。利用Matlab\DSP Builder進行DSP模塊設(shè)計是SOPC技術(shù)的一個組成部分。學(xué)生在實驗課中，須自主完成（即自行設(shè)計）ALU、單指令周期CPU（single cycle CPU）、多指令周期CPU（Multicycle CPU）,乃至實現(xiàn)流水線32位MIPS CPU和Cache的設(shè)計。通過開放性實驗教學(xué)，提高了學(xué)生實驗操作水平與解決實際問題的能力，促使學(xué)生更好地掌握理論知識，加深了學(xué)生對本學(xué)科的興趣。 畢 業(yè) 設(shè) 計 [論 文]題 目： 基于FPGA的EDA開放性實驗項目 設(shè)計與研究 學(xué) 院： 電氣與信息工程學(xué)院 專 業(yè)： 電子信息工程 姓 名： 黨俊博 學(xué) 號： 093409117 指導(dǎo)老師： 梁成武 完成時間： 2013年5月24日 64河南城建學(xué)院本科畢業(yè)設(shè)計（論文） ABSTRACT摘 要培養(yǎng)大批應(yīng)用型、技術(shù)型人才是我國本科教育的目標。為了讓理論教學(xué)與實驗教學(xué)相互促進、同步進行，通過開放性實驗教學(xué)模式，來解決高等教育的資金投入不足、設(shè)施緊張、師資緊缺、實驗教學(xué)與理論教學(xué)脫離等問題。MIT麻省理工學(xué)院的一門相關(guān)課程是《計算機系統(tǒng)設(shè)計》。DSP Builder可以幫助設(shè)計者完成基于FPGA的DSP系統(tǒng)設(shè)計。該平臺支持一個工作組環(huán)境下的設(shè)計要求，其中包括支持基于Internet的協(xié)作設(shè)計。 正在解壓4）解壓完成后自動進入下邊界面，點擊next。DSP Builder包括比特和周期精度的Simulink模塊，涵蓋了算法和存儲功能等基本操作。ISE除了我們功能完整，使用方便外，它的設(shè)計性能也非常好，拿ISE ，其設(shè)計性能比其他解決方案平均快30%，它集成的時序收斂流程整合了增強性物理綜合優(yōu)化，提供最佳的時鐘布局、更好的封裝和時序收斂映射，從而獲得更高的設(shè)計性能。一般來說，綜合是針對VHDL來說的，即將VHDL描述的模型、算法、行為和功能描述轉(zhuǎn)換為FPGA/CPLD基本結(jié)構(gòu)相對應(yīng)的網(wǎng)表文件，即構(gòu)成對應(yīng)的映射關(guān)系。由于篇幅有限，本章列舉了其中四個有代表性的實驗項目，其它實驗項目放到實驗指導(dǎo)書中。3）根據(jù)系統(tǒng)的功能，選好測試用例，畫出測試輸入信號波形或編好測試程序。6）記錄實驗過程中出現(xiàn)的問題及解決辦法。數(shù)字頻率計測頻原理示意圖當Td遠遠大于△t時，頻率測量的最大誤差為：δm=Ts/(TdTs)≈Ts/Td （）由最后的表達式可知，當頻率測量的最大誤差由標準時鐘信號的周期Ts和頻率計數(shù)的閘門時間Td決定，Ts越小，Td越大，測量誤差越小，即測量精度越高。 8位十進制數(shù)字頻率計邏輯圖 測頻控制信號發(fā)生器工作時序其中，控制信號時鐘CLK的頻率取1 Hz，而信號TSTEN的脈寬恰好為1 s，可以用作閘門信號。 硬件驗證結(jié)果三⑤實驗擴展1）在上述實驗的基礎(chǔ)上，增加測相位功能，并在系統(tǒng)上增加一個鍵，控制測相差和顯示。3)LPM_COMPARE定制方法 LPM_COMPARE定制方法一在搜索框中輸入要搜索的器件的名字。FPGA所需的工作時鐘由外部高精度有源晶振提供。 生成原理圖模塊完成后。本設(shè)計的主要內(nèi)容是進行EDA開放性實驗設(shè)計，實驗項目比較有趣，涉及的實驗類型寬廣。感謝學(xué)長薛玉龍、江柯等同學(xué)，謝謝你們在電子學(xué)習(xí)的道路上對我的指引和幫助，使我少走了很多彎路。2）用ROM模塊存儲圖像，在顯示器上顯示出來。最后進行引腳鎖定并進行測試，硬件驗證顯示器顯示效果。2）學(xué)習(xí)VGA圖像顯示控制器的設(shè)計。兩路數(shù)值同時加在數(shù)字比較器上，當脈寬計數(shù)器輸出值小于DECE輸出的規(guī)定值時，比較器輸出高電平。 硬件測試結(jié)果如下圖所示。在停止計數(shù)期間，首先需要一個鎖存信號LOAD的上跳沿將計數(shù)器在前1秒鐘的計數(shù)值鎖存進32位鎖存器REG32B中，由外部的7段譯碼器譯出并穩(wěn)定顯示。2）編寫各個VHDL源程序。東西方向和南北方向指示燈 硬件測試結(jié)果三東西方向禁止通行，南北方向通行，實際狀態(tài)如上圖。⑤下載下載（Download）即編程（Program）設(shè)計開發(fā)的最后步驟就是將已經(jīng)仿真實現(xiàn)的程序下載到開發(fā)板上，進行在線調(diào)試或者說將生成的配置文件寫入芯片中進行測試。波形輸入及狀態(tài)機輸入方法是兩種最常用的輔助設(shè)計輸入方法，使用波形輸入法時，只要繪制出激勵波形的輸出波形，ISE軟件就能自動地根據(jù)響應(yīng)關(guān)系進行設(shè)計；而使用狀態(tài)機輸入時，只需設(shè)計者畫出狀態(tài)轉(zhuǎn)移圖，ISE軟件就能生成相應(yīng)的HDL代碼或者原理圖，使用十分方便?？蛻羰褂肵ilinx及其合作伙伴的自動化軟件工具和IP核對器件進行編程，從而完成特定的邏輯操作。DSP Builder在算法友好的開發(fā)環(huán)境中幫助設(shè)計人員生成DSP設(shè)計硬件表征，從而縮短了DSP設(shè)計周期。詳細對比如下表所示。支持IP核，包含了LPM/MegaFunction宏功能模塊庫，用戶可以充分利用成熟的模塊，簡化了設(shè)計的復(fù)雜性、加快了設(shè)計速度。第二章對常見的EDA開發(fā)集成環(huán)境（Altera公司的Quartus II，NIOS II,DSPBuilder和Xilinx公司的ISE）作了簡要介紹。北京郵電大學(xué)在將現(xiàn)代技術(shù)引入實驗的同時，利用先進的網(wǎng)絡(luò)教學(xué)手段，自主開發(fā)了實驗教學(xué)網(wǎng)絡(luò)信息平臺，通過“實驗預(yù)約、信息發(fā)布、資源共享、師生交互、考試管理、教學(xué)管理、設(shè)備管理”等功能，網(wǎng)絡(luò)平臺中多種形式的交互方式輔助了實驗教學(xué)，實現(xiàn)了“實驗時間開放”、“實驗空間開放”、“實驗器件開放”、“實驗內(nèi)容開放”。本論文針對我校學(xué)生學(xué)習(xí)特點，設(shè)計了九個具有代表性的實用開放性實踐項目，以滿足學(xué)生對開放性實驗的需求。一些常見的電子設(shè)計大賽題目如等精度頻率/脈寬測試儀設(shè)計，相位測試儀設(shè)計，存儲示波器設(shè)計等用傳統(tǒng)的設(shè)計方法較難實現(xiàn)的題目，現(xiàn)在用FPGA很容易就實現(xiàn)電路的設(shè)計。經(jīng)過四年的專業(yè)課程學(xué)習(xí)后，結(jié)合本校電子信息工程專業(yè)的特點，為完成本次設(shè)計，為本校電子信息工程專業(yè)的同學(xué)設(shè)計適合其使用并能讓其喜愛的EDA開放性實驗指導(dǎo)教材，在已有專業(yè)知識的基礎(chǔ)上，本設(shè)計采用了如下的方法：同電子信息工程專業(yè)的同學(xué)做大量交流，了解并記錄其對EDA開放性實驗的興趣方向。目前Altera已經(jīng)停止了對Max+plus II 的更新支持。②支持Nios II的FPGACyclone系列；Stratix系列；HardCopy、 HardCopyII、 HardCopy Stratix器件；HardCopy APEX三代。 點擊next8）安裝過程，可能需要等幾分鐘。 Builder設(shè)計流程。原理圖輸入是一種常用的基本的輸入方法，其是利用元件庫的圖形符號和連接線在ISE軟件的圖形編輯器中作出設(shè)計原理圖，ISE中設(shè)置了具有各種電路元件的元件庫，包括各種門電路、觸發(fā)器、鎖存器、計數(shù)器、各種中規(guī)模電路、各種功能較強的宏功能塊等用戶只要點擊這些器件就能調(diào)入圖形編輯器中。ISE集成的實現(xiàn)工具主要有約束編輯器（Constraints Editor）、引腳與區(qū)域約束編輯器（PACE）、時序分析器（Timing Analyzer）、FPGA底層編輯器（FGPA Editor）、芯片觀察窗（Chip Viewer）和布局規(guī)劃器（Floorplanner）等。1）每個方向由直行紅燈、直行綠燈、停行黃燈、左轉(zhuǎn)紅燈、左轉(zhuǎn)綠燈共5個LED指示燈組成；2）每個方向用兩位數(shù)碼管顯示當前狀態(tài)剩余時間；3）系統(tǒng)復(fù)位后，進入東西直行，南北禁行狀態(tài)。 2）熟悉GW48CK或其他EDA實驗開發(fā)系統(tǒng)的基本使用方法。，閘門控制信號（CL）給出高電平，此時并未開始進行測頻計數(shù)，而要等到被測信號的上升沿到來時才開始對標準時鐘信號和被測信號同時進行測頻計數(shù)。閘門時間越長，標準頻率越高，測頻的相對誤差就越小。 4）十進制計數(shù)器CNT10的設(shè)計十進制計數(shù)器的特殊之處是，有一時鐘使能輸入端ENA，用于鎖定計數(shù)值。③實驗要求設(shè)計一個利用PWM信號控制直流電機調(diào)速的電路，可控制直流電機的加速、減速、啟動、停止、正轉(zhuǎn)、反轉(zhuǎn)，并有相應(yīng)的指示。 模式5電路結(jié)構(gòu)圖 引腳鎖定圖③硬件驗證將電機數(shù)據(jù)線插好，并將測速模塊插到相應(yīng)位置。顯示過程中，HS 和VS的極性可正可負，顯示器內(nèi)可自動轉(zhuǎn)換為正極性邏輯。 電路連接圖引腳鎖定。 但是，我的設(shè)計也存在著一些不足之處，需要進一步地完善。在以后的工作學(xué)習(xí)中，我將進一步完善這部分內(nèi)容。CLK連接了L1，選擇20MHz輸入，R、G、B、HS、VS分別連接AAAAA5，MD連接AB15。顯示器每掃描完一行，再掃描一下行時會花一定時間來準備，因此要滿足時序要求。等級3 硬件測試圖三速度等級為3，速度大小為45轉(zhuǎn)每秒。①實驗原理1）直流電機PWM調(diào)速原理：Uo=[t1/(t1+t2) ]Vcc=(t1/T)Vcc=qVcc （）(q為輸入PWM波的占空比)輸出平均電壓與輸入PWM波的占空比成正比Uo=[(t1t2)/T]Vcc=(2q1)Vcc （）t1:正向通電時間， t2:反向通電時間 直流電機PWM調(diào)速2) 直流電機驅(qū)動 直流電機驅(qū)動電路原理圖正轉(zhuǎn)：在DC_MA端加高電平，則Q6導(dǎo)通；形成VCC→R1→Q1 →A→B→Q6→GND；由于二極管D3的作用，此時不管DC_MB端加入高電平或是低電平，Q7均截止，不會造成H橋短路故障。 ②實驗內(nèi)容1）十進制計數(shù)器代碼 十進制計數(shù)器代碼2）測頻控制模塊 測頻控制模塊3）32位寄存器模塊 32位寄存器模塊4）總代碼 總代碼③實驗仿真 CNT10的時序仿真結(jié)果仿真結(jié)果完全符合要求。，它由1個測頻控制信號發(fā)生器TESTCTL、8個有時鐘使能的十進制計數(shù)器CNT1個32位鎖存器