【正文】 信號(hào)之后，必須有一清零信號(hào)CLR_CNT對(duì)計(jì)數(shù)器進(jìn)行清零，為下一秒鐘的計(jì)數(shù)操作做準(zhǔn)備。此時(shí)，根據(jù)測(cè)頻的時(shí)序要求，可得出信號(hào)LOAD和CLR_CNT的邏輯描述。 4）十進(jìn)制計(jì)數(shù)器CNT10的設(shè)計(jì)十進(jìn)制計(jì)數(shù)器的特殊之處是，有一時(shí)鐘使能輸入端ENA，用于鎖定計(jì)數(shù)值。測(cè)頻控制器時(shí)鐘信號(hào)CLK可通過(guò)低頻組中的CLOCK0將來(lái)自信號(hào)源的1 Hz信號(hào)接入，待測(cè)頻率輸入端FSIN可接信號(hào)CLOCK5，8位數(shù)碼顯示輸出DOUT[31..0]接PIO47～PIO16。待測(cè)時(shí)鐘頻率基準(zhǔn)時(shí)鐘頻率 時(shí)鐘頻率選擇時(shí)鐘頻率輸入為1024Hz時(shí)，可見(jiàn)輸出為1024Hz。被測(cè)信號(hào)可由移相信號(hào)發(fā)生器產(chǎn)生。③實(shí)驗(yàn)要求設(shè)計(jì)一個(gè)利用PWM信號(hào)控制直流電機(jī)調(diào)速的電路，可控制直流電機(jī)的加速、減速、啟動(dòng)、停止、正轉(zhuǎn)、反轉(zhuǎn)，并有相應(yīng)的指示。當(dāng)電機(jī)轉(zhuǎn)動(dòng)時(shí)，轉(zhuǎn)盤(pán)從光電開(kāi)關(guān)的槽中轉(zhuǎn)過(guò)，轉(zhuǎn)動(dòng)一周時(shí)，光電開(kāi)關(guān)管的通斷狀態(tài)改變4次；：用于對(duì)光電開(kāi)關(guān)輸出信號(hào)進(jìn)行整形；：光指示電開(kāi)關(guān)的工作狀態(tài)；測(cè)量Speed端的頻率即可實(shí)現(xiàn)對(duì)直流電機(jī)轉(zhuǎn)速的測(cè)量。改變DECD輸出的規(guī)定值時(shí)，就等于改變PWM輸出信號(hào)的占空比。 LPM_COMPARE定制方法二選擇比較器的位數(shù)是4位，ab時(shí)輸出高電平。 模式5電路結(jié)構(gòu)圖 引腳鎖定圖③硬件驗(yàn)證將電機(jī)數(shù)據(jù)線插好，并將測(cè)速模塊插到相應(yīng)位置。2）進(jìn)一步細(xì)分直流電機(jī)的速度等級(jí)。②實(shí)驗(yàn)儀器及理論要求1）GW48—PK2++EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)、PC機(jī)；2）VGA驅(qū)動(dòng)原理；2）時(shí)序電路設(shè)計(jì)方法?？刂瓢存I電源 FPGA接口電路VGA顯示器時(shí)鐘電路 系統(tǒng)原理框圖 VGA顯示原理工業(yè)標(biāo)準(zhǔn)的VGA顯示模式為：64046816色60Hz。顯示過(guò)程中，HS 和VS的極性可正可負(fù)，顯示器內(nèi)可自動(dòng)轉(zhuǎn)換為正極性邏輯。 VGA場(chǎng)掃描時(shí)序圖對(duì)于VGA 顯示器的上述五個(gè)信號(hào)的時(shí)序驅(qū)動(dòng)要嚴(yán)格遵循“VGA工業(yè)標(biāo)準(zhǔn)”，即64048060HZ模式，否則無(wú)法顯示正確地圖象。 。 color原理圖模塊創(chuàng)建pll模塊。 電路連接圖引腳鎖定。 引腳鎖定硬件驗(yàn)證。④實(shí)驗(yàn)報(bào)告根據(jù)以上內(nèi)容寫(xiě)出實(shí)驗(yàn)報(bào)告，包括設(shè)計(jì)原理，程序設(shè)計(jì)，原理圖設(shè)計(jì)，仿真分析，硬件驗(yàn)證和詳細(xì)實(shí)驗(yàn)過(guò)程。第二章介紹了EDA常見(jiàn)開(kāi)發(fā)環(huán)境以及ALTERA公司的SOPC技術(shù)。 但是，我的設(shè)計(jì)也存在著一些不足之處，需要進(jìn)一步地完善。在以后的工作學(xué)習(xí)中，我將會(huì)培養(yǎng)自已此方面的能力。最后，向所有曾關(guān)心、支持、幫助和鼓勵(lì)過(guò)我的師長(zhǎng)、親友、朋友和同學(xué)致以最誠(chéng)摯的謝意和最親切的問(wèn)候。感謝在EDA實(shí)驗(yàn)室一起學(xué)習(xí)的孔范升、于寶明、邊紅旗、馮遠(yuǎn)航等同學(xué)，感謝他們?cè)诶碚摗?shí)踐及生活等諸多方面給我的幫助。在以后的工作學(xué)習(xí)中，我將進(jìn)一步完善這部分內(nèi)容。通過(guò)第三章的學(xué)習(xí)，相信一定能夠使學(xué)生對(duì)一般數(shù)字系統(tǒng)設(shè)計(jì)有一個(gè)完成的理解。過(guò)程中歷經(jīng)艱辛，但依然感到非常高興。 橫彩條顯示一 橫彩條顯示二 豎彩條顯示 方格圖像顯示③實(shí)驗(yàn)擴(kuò)展1）用ROM模塊存儲(chǔ)漢字點(diǎn)陣，然后顯示出來(lái)。CLK連接了L1，選擇20MHz輸入，R、G、B、HS、VS分別連接AAAAA5，MD連接AB15。 pll模塊輸入輸出時(shí)鐘設(shè)置D觸發(fā)器的創(chuàng)建。 編譯當(dāng)前文件方法編譯完成后點(diǎn)擊file/Creat/update/create symbol files for current file,生成和原理圖塊。顏色黑藍(lán)綠品紅青黃白R(shí)00001111G00110011B01010101②實(shí)驗(yàn)內(nèi)容利用QuartusII對(duì)編寫(xiě)VGA時(shí)序控制模塊，并進(jìn)行仿真測(cè)試；給出仿真波形。顯示器每掃描完一行，再掃描一下行時(shí)會(huì)花一定時(shí)間來(lái)準(zhǔn)備，因此要滿(mǎn)足時(shí)序要求。掃描從屏幕的左上方開(kāi)始，由左至右，由上到下，逐行進(jìn)行掃描，每掃完一行，電子束回到屏幕下一行的起始位置，在回掃期間，CRT對(duì)電子束進(jìn)行消隱，每行結(jié)束是用行同步信號(hào)HS進(jìn)行行同步；掃描完所有行，再由場(chǎng)同步信號(hào)VS進(jìn)行場(chǎng)同步，并使掃描回到屏幕的左上方，同時(shí)進(jìn)行場(chǎng)消隱，預(yù)備下一場(chǎng)的掃描。當(dāng) CPLD接受單片機(jī)輸出的控制信號(hào)后，內(nèi)部的數(shù)據(jù)選擇器模塊根據(jù)控制信號(hào)選通相應(yīng)的圖像生成模塊，輸出圖像信號(hào)，與行場(chǎng)掃描時(shí)序信號(hào)一起通過(guò)15針D型接口電路送入VGA顯示器，在VGA顯示器上便可以看到對(duì)應(yīng)的彩色圖像。 VGA彩條信號(hào)顯示控制器①實(shí)驗(yàn)?zāi)康?）掌握VGA時(shí)序工作要求及特點(diǎn)。等級(jí)3 硬件測(cè)試圖三速度等級(jí)為3，速度大小為45轉(zhuǎn)每秒。4)TESTCTL模塊代碼 TESTCTL模塊代碼5)測(cè)頻模塊總代碼還有兩個(gè)模塊分別為16位計(jì)數(shù)器和16位鎖存器，由于比較簡(jiǎn)單，前邊實(shí)驗(yàn)中使用過(guò)，在這里省去。1) DECD模塊代碼 速度控制模塊代碼2)5位二進(jìn)制計(jì)數(shù)器 5位二進(jìn)制計(jì)數(shù)器代碼該計(jì)數(shù)器相當(dāng)于32進(jìn)制計(jì)數(shù)器。圖中的t5是一個(gè)5位二進(jìn)制計(jì)數(shù)器，作脈寬計(jì)數(shù)器，DECD是一個(gè)速度控制模塊；脈寬計(jì)數(shù)器在CLK5的激勵(lì)下輸出從0開(kāi)始的逐漸增大的鋸齒波。①實(shí)驗(yàn)原理1）直流電機(jī)PWM調(diào)速原理：Uo=[t1/(t1+t2) ]Vcc=(t1/T)Vcc=qVcc （）(q為輸入PWM波的占空比)輸出平均電壓與輸入PWM波的占空比成正比Uo=[(t1t2)/T]Vcc=(2q1)Vcc （）t1:正向通電時(shí)間， t2:反向通電時(shí)間 直流電機(jī)PWM調(diào)速2) 直流電機(jī)驅(qū)動(dòng) 直流電機(jī)驅(qū)動(dòng)電路原理圖正轉(zhuǎn)：在DC_MA端加高電平，則Q6導(dǎo)通；形成VCC→R1→Q1 →A→B→Q6→GND；由于二極管D3的作用，此時(shí)不管DC_MB端加入高電平或是低電平，Q7均截止，不會(huì)造成H橋短路故障。3）用單片機(jī)控制FPGA共同完成頻率的測(cè)量。 硬件驗(yàn)證結(jié)果二頻率輸入為32768Hz時(shí)，輸出為32768Hz，和輸入的結(jié)果完全一樣。 引腳鎖定圖進(jìn)行硬件驗(yàn)證的方法為：選擇實(shí)驗(yàn)?zāi)Ｊ?，測(cè)頻控制器時(shí)鐘信號(hào)CLK可通過(guò)CLOCK0將1 Hz的信號(hào)接入，待測(cè)頻率輸入端FSIN與CLOCK5中的某個(gè)頻率信號(hào)相接，數(shù)碼管應(yīng)顯示來(lái)自CLOCK5的頻率。 ②實(shí)驗(yàn)內(nèi)容1）十進(jìn)制計(jì)數(shù)器代碼 十進(jìn)制計(jì)數(shù)器代碼2）測(cè)頻控制模塊 測(cè)頻控制模塊3）32位寄存器模塊 32位寄存器模塊4）總代碼 總代碼③實(shí)驗(yàn)仿真 CNT10的時(shí)序仿真結(jié)果仿真結(jié)果完全符合要求。3）寄存器REG32B的設(shè)計(jì)設(shè)置鎖存器的好處是，顯示的數(shù)據(jù)穩(wěn)定，不會(huì)由于周期性的清零信號(hào)而不斷閃爍。為了產(chǎn)生這個(gè)時(shí)序圖，需首先建立一個(gè)由D觸發(fā)器構(gòu)成的二分頻器，在每次時(shí)鐘CLK上沿到來(lái)時(shí)其值翻轉(zhuǎn)。當(dāng)TSTEN高電平時(shí)，允許計(jì)數(shù)；低電平時(shí)，停止計(jì)數(shù)，并保持其所計(jì)的數(shù)。，它由1個(gè)測(cè)頻控制信號(hào)發(fā)生器TESTCTL、8個(gè)有時(shí)鐘使能的十進(jìn)制計(jì)數(shù)器CNT1個(gè)32位鎖存器REG32B組成。測(cè)量閘門(mén)時(shí)間Td的選取，除滿(mǎn)足δm式的最大測(cè)量誤差外，還應(yīng)保證大于一個(gè)被測(cè)信號(hào)周期Tx。對(duì)標(biāo)準(zhǔn)信號(hào)所產(chǎn)生的計(jì)時(shí)誤差為△t=TdNsTs （）由于△t最大為一個(gè)標(biāo)準(zhǔn)信號(hào)的周期，即△t≦Ts，因此：fx=Nx/(NsTs)=Nx/(Td△t) （）而被測(cè)信號(hào)頻率準(zhǔn)確值fx0=Nx/Td,則頻率測(cè)量的相對(duì)誤差為：δ=（fxfx0）/fx0=△t/(Td△t) （）測(cè)頻計(jì)數(shù)的閘門(mén)時(shí)間為T(mén)d，標(biāo)準(zhǔn)時(shí)鐘信號(hào)頻率為fs，被測(cè)信號(hào)頻率為fx，在Td時(shí)間內(nèi)對(duì)標(biāo)準(zhǔn)時(shí)鐘信號(hào)和被測(cè)信號(hào)的脈沖計(jì)數(shù)值分別為Ns和Nx，則被測(cè)信號(hào)的頻率可由下式求得：測(cè)量精度與閘門(mén)時(shí)間的關(guān)系分析如下。5）記錄系統(tǒng)仿真、邏輯綜合及硬件驗(yàn)證結(jié)果。③實(shí)驗(yàn)要求1）畫(huà)出系統(tǒng)的原理框圖，說(shuō)明系統(tǒng)中各主要組成部分的功能。4）學(xué)習(xí)等精度頻率計(jì)的測(cè)頻方法。6）記錄實(shí)驗(yàn)過(guò)程中出現(xiàn)的問(wèn)題及解決辦法。2）編寫(xiě)VHDL源程序。東西方向直行禁止，左轉(zhuǎn)通行南北方向直行通行，左轉(zhuǎn)禁行 硬件測(cè)試結(jié)果二東西方向直行禁止通行，左轉(zhuǎn)通行，南北方向禁止通行，實(shí)際狀態(tài)如上圖。在每個(gè)狀態(tài)下，給信號(hào)燈賦值，并進(jìn)行倒計(jì)數(shù)，根據(jù)倒計(jì)數(shù)時(shí)間是否結(jié)束，確定是否轉(zhuǎn)到下一個(gè)狀態(tài)；倒計(jì)數(shù)采用8421BCD碼減法計(jì)數(shù)，即：當(dāng)計(jì)數(shù)值在“00011001” 之間，進(jìn)行減“1”計(jì)數(shù)，當(dāng)計(jì)數(shù)值為“0000”，則通過(guò)減“7”計(jì)數(shù)來(lái)調(diào)整。③實(shí)驗(yàn)要求設(shè)計(jì)一個(gè)十字路口交通信號(hào)管理控制器。這些實(shí)驗(yàn)題目都有一定的綜合性，除了需要EDA技術(shù)和FPGA/CPLD開(kāi)發(fā)技術(shù)外，還必須熟悉嵌入式軟核NIOS II，DSP Builder，電機(jī)的驅(qū)動(dòng)和控制方法等。每個(gè)仿真步驟如果出現(xiàn)問(wèn)題，就需要根據(jù)錯(cuò)誤的定位返回到相應(yīng)的步驟更改或者重新設(shè)計(jì)。功能仿真就是對(duì)設(shè)計(jì)電路的邏輯功能進(jìn)行模擬測(cè)試，看其是否滿(mǎn)足設(shè)計(jì)要求，通常是通過(guò)波形圖直觀地顯示輸入信號(hào)與輸出信號(hào)之間的關(guān)系。Xilinx ISE的實(shí)現(xiàn)過(guò)程分為：翻譯（Translate）、映射（Map）、布局布線（Place amp。②綜合綜合是將行為和功能層次表達(dá)的電子系統(tǒng)轉(zhuǎn)化為低層次模塊的組合。它們的共同優(yōu)點(diǎn)是利于由頂向下設(shè)計(jì)，利于模塊的劃分與復(fù)用，可移植性好，通用性強(qiáng)，設(shè)計(jì)不因芯片的工藝和結(jié)構(gòu)的變化而變化，更利于向ASIC的移植，故在ISE軟件中推薦使用HDL設(shè)計(jì)輸入法。但是在大型設(shè)計(jì)中，這種方法的可維護(hù)性差，不利于模塊建設(shè)與重用。下面簡(jiǎn)要說(shuō)明各功能的作用：①設(shè)計(jì)輸入圖形或文本輸入包括原理圖、狀態(tài)機(jī)、波形圖、硬件描述語(yǔ)言（HDL），是工程設(shè)計(jì)的第一步，ISE集成的設(shè)計(jì)工具主要包括HDL編輯器（HDL Editor）、狀態(tài)機(jī)編輯器（StateCAD）、原理圖編輯器（ECS）、IP核生成器（CoreGenerator）和測(cè)試激勵(lì)生成器（HDL Bencher）等。 Xilinx公司ISE軟件介紹ISE是使用XILINX的FPGA的必備的設(shè)計(jì)工具，它可以完成FPGA開(kāi)發(fā)的全部流程，包括設(shè)計(jì)輸入、仿真、綜合、布局布線、生成BIT文件、配置以及在線調(diào)試等，功能非常強(qiáng)