【正文】 信號之后，必須有一清零信號CLR_CNT對計數(shù)器進行清零，為下一秒鐘的計數(shù)操作做準(zhǔn)備。此時，根據(jù)測頻的時序要求，可得出信號LOAD和CLR_CNT的邏輯描述。 4）十進制計數(shù)器CNT10的設(shè)計十進制計數(shù)器的特殊之處是，有一時鐘使能輸入端ENA，用于鎖定計數(shù)值。測頻控制器時鐘信號CLK可通過低頻組中的CLOCK0將來自信號源的1 Hz信號接入，待測頻率輸入端FSIN可接信號CLOCK5，8位數(shù)碼顯示輸出DOUT[31..0]接PIO47～PIO16。待測時鐘頻率基準(zhǔn)時鐘頻率 時鐘頻率選擇時鐘頻率輸入為1024Hz時，可見輸出為1024Hz。被測信號可由移相信號發(fā)生器產(chǎn)生。③實驗要求設(shè)計一個利用PWM信號控制直流電機調(diào)速的電路，可控制直流電機的加速、減速、啟動、停止、正轉(zhuǎn)、反轉(zhuǎn)，并有相應(yīng)的指示。當(dāng)電機轉(zhuǎn)動時，轉(zhuǎn)盤從光電開關(guān)的槽中轉(zhuǎn)過，轉(zhuǎn)動一周時，光電開關(guān)管的通斷狀態(tài)改變4次；：用于對光電開關(guān)輸出信號進行整形；：光指示電開關(guān)的工作狀態(tài)；測量Speed端的頻率即可實現(xiàn)對直流電機轉(zhuǎn)速的測量。改變DECD輸出的規(guī)定值時，就等于改變PWM輸出信號的占空比。 LPM_COMPARE定制方法二選擇比較器的位數(shù)是4位，ab時輸出高電平。 模式5電路結(jié)構(gòu)圖 引腳鎖定圖③硬件驗證將電機數(shù)據(jù)線插好，并將測速模塊插到相應(yīng)位置。2）進一步細分直流電機的速度等級。②實驗儀器及理論要求1）GW48—PK2++EDA實驗開發(fā)系統(tǒng)、PC機；2）VGA驅(qū)動原理；2）時序電路設(shè)計方法。控制按鍵電源 FPGA接口電路VGA顯示器時鐘電路 系統(tǒng)原理框圖 VGA顯示原理工業(yè)標(biāo)準(zhǔn)的VGA顯示模式為：64046816色60Hz。顯示過程中，HS 和VS的極性可正可負(fù)，顯示器內(nèi)可自動轉(zhuǎn)換為正極性邏輯。 VGA場掃描時序圖對于VGA 顯示器的上述五個信號的時序驅(qū)動要嚴(yán)格遵循“VGA工業(yè)標(biāo)準(zhǔn)”，即64048060HZ模式，否則無法顯示正確地圖象。 。 color原理圖模塊創(chuàng)建pll模塊。 電路連接圖引腳鎖定。 引腳鎖定硬件驗證。④實驗報告根據(jù)以上內(nèi)容寫出實驗報告，包括設(shè)計原理，程序設(shè)計，原理圖設(shè)計，仿真分析，硬件驗證和詳細實驗過程。第二章介紹了EDA常見開發(fā)環(huán)境以及ALTERA公司的SOPC技術(shù)。 但是，我的設(shè)計也存在著一些不足之處，需要進一步地完善。在以后的工作學(xué)習(xí)中，我將會培養(yǎng)自已此方面的能力。最后，向所有曾關(guān)心、支持、幫助和鼓勵過我的師長、親友、朋友和同學(xué)致以最誠摯的謝意和最親切的問候。感謝在EDA實驗室一起學(xué)習(xí)的孔范升、于寶明、邊紅旗、馮遠航等同學(xué)，感謝他們在理論、實踐及生活等諸多方面給我的幫助。在以后的工作學(xué)習(xí)中，我將進一步完善這部分內(nèi)容。通過第三章的學(xué)習(xí)，相信一定能夠使學(xué)生對一般數(shù)字系統(tǒng)設(shè)計有一個完成的理解。過程中歷經(jīng)艱辛，但依然感到非常高興。 橫彩條顯示一 橫彩條顯示二 豎彩條顯示 方格圖像顯示③實驗擴展1）用ROM模塊存儲漢字點陣，然后顯示出來。CLK連接了L1，選擇20MHz輸入，R、G、B、HS、VS分別連接AAAAA5，MD連接AB15。 pll模塊輸入輸出時鐘設(shè)置D觸發(fā)器的創(chuàng)建。 編譯當(dāng)前文件方法編譯完成后點擊file/Creat/update/create symbol files for current file,生成和原理圖塊。顏色黑藍綠品紅青黃白R00001111G00110011B01010101②實驗內(nèi)容利用QuartusII對編寫VGA時序控制模塊，并進行仿真測試；給出仿真波形。顯示器每掃描完一行，再掃描一下行時會花一定時間來準(zhǔn)備，因此要滿足時序要求。掃描從屏幕的左上方開始，由左至右，由上到下，逐行進行掃描，每掃完一行，電子束回到屏幕下一行的起始位置，在回掃期間，CRT對電子束進行消隱，每行結(jié)束是用行同步信號HS進行行同步；掃描完所有行，再由場同步信號VS進行場同步，并使掃描回到屏幕的左上方，同時進行場消隱，預(yù)備下一場的掃描。當(dāng) CPLD接受單片機輸出的控制信號后，內(nèi)部的數(shù)據(jù)選擇器模塊根據(jù)控制信號選通相應(yīng)的圖像生成模塊，輸出圖像信號，與行場掃描時序信號一起通過15針D型接口電路送入VGA顯示器，在VGA顯示器上便可以看到對應(yīng)的彩色圖像。 VGA彩條信號顯示控制器①實驗?zāi)康?）掌握VGA時序工作要求及特點。等級3 硬件測試圖三速度等級為3，速度大小為45轉(zhuǎn)每秒。4)TESTCTL模塊代碼 TESTCTL模塊代碼5)測頻模塊總代碼還有兩個模塊分別為16位計數(shù)器和16位鎖存器，由于比較簡單，前邊實驗中使用過，在這里省去。1) DECD模塊代碼 速度控制模塊代碼2)5位二進制計數(shù)器 5位二進制計數(shù)器代碼該計數(shù)器相當(dāng)于32進制計數(shù)器。圖中的t5是一個5位二進制計數(shù)器，作脈寬計數(shù)器，DECD是一個速度控制模塊；脈寬計數(shù)器在CLK5的激勵下輸出從0開始的逐漸增大的鋸齒波。①實驗原理1）直流電機PWM調(diào)速原理：Uo=[t1/(t1+t2) ]Vcc=(t1/T)Vcc=qVcc （）(q為輸入PWM波的占空比)輸出平均電壓與輸入PWM波的占空比成正比Uo=[(t1t2)/T]Vcc=(2q1)Vcc （）t1:正向通電時間， t2:反向通電時間 直流電機PWM調(diào)速2) 直流電機驅(qū)動 直流電機驅(qū)動電路原理圖正轉(zhuǎn)：在DC_MA端加高電平，則Q6導(dǎo)通；形成VCC→R1→Q1 →A→B→Q6→GND；由于二極管D3的作用，此時不管DC_MB端加入高電平或是低電平，Q7均截止，不會造成H橋短路故障。3）用單片機控制FPGA共同完成頻率的測量。 硬件驗證結(jié)果二頻率輸入為32768Hz時，輸出為32768Hz，和輸入的結(jié)果完全一樣。 引腳鎖定圖進行硬件驗證的方法為：選擇實驗?zāi)Ｊ?，測頻控制器時鐘信號CLK可通過CLOCK0將1 Hz的信號接入，待測頻率輸入端FSIN與CLOCK5中的某個頻率信號相接，數(shù)碼管應(yīng)顯示來自CLOCK5的頻率。 ②實驗內(nèi)容1）十進制計數(shù)器代碼 十進制計數(shù)器代碼2）測頻控制模塊 測頻控制模塊3）32位寄存器模塊 32位寄存器模塊4）總代碼 總代碼③實驗仿真 CNT10的時序仿真結(jié)果仿真結(jié)果完全符合要求。3）寄存器REG32B的設(shè)計設(shè)置鎖存器的好處是，顯示的數(shù)據(jù)穩(wěn)定，不會由于周期性的清零信號而不斷閃爍。為了產(chǎn)生這個時序圖，需首先建立一個由D觸發(fā)器構(gòu)成的二分頻器，在每次時鐘CLK上沿到來時其值翻轉(zhuǎn)。當(dāng)TSTEN高電平時，允許計數(shù)；低電平時，停止計數(shù)，并保持其所計的數(shù)。，它由1個測頻控制信號發(fā)生器TESTCTL、8個有時鐘使能的十進制計數(shù)器CNT1個32位鎖存器REG32B組成。測量閘門時間Td的選取，除滿足δm式的最大測量誤差外，還應(yīng)保證大于一個被測信號周期Tx。對標(biāo)準(zhǔn)信號所產(chǎn)生的計時誤差為△t=TdNsTs （）由于△t最大為一個標(biāo)準(zhǔn)信號的周期，即△t≦Ts，因此：fx=Nx/(NsTs)=Nx/(Td△t) （）而被測信號頻率準(zhǔn)確值fx0=Nx/Td,則頻率測量的相對誤差為：δ=（fxfx0）/fx0=△t/(Td△t) （）測頻計數(shù)的閘門時間為Td，標(biāo)準(zhǔn)時鐘信號頻率為fs，被測信號頻率為fx，在Td時間內(nèi)對標(biāo)準(zhǔn)時鐘信號和被測信號的脈沖計數(shù)值分別為Ns和Nx，則被測信號的頻率可由下式求得：測量精度與閘門時間的關(guān)系分析如下。5）記錄系統(tǒng)仿真、邏輯綜合及硬件驗證結(jié)果。③實驗要求1）畫出系統(tǒng)的原理框圖，說明系統(tǒng)中各主要組成部分的功能。4）學(xué)習(xí)等精度頻率計的測頻方法。6）記錄實驗過程中出現(xiàn)的問題及解決辦法。2）編寫VHDL源程序。東西方向直行禁止，左轉(zhuǎn)通行南北方向直行通行，左轉(zhuǎn)禁行 硬件測試結(jié)果二東西方向直行禁止通行，左轉(zhuǎn)通行，南北方向禁止通行，實際狀態(tài)如上圖。在每個狀態(tài)下，給信號燈賦值，并進行倒計數(shù)，根據(jù)倒計數(shù)時間是否結(jié)束，確定是否轉(zhuǎn)到下一個狀態(tài)；倒計數(shù)采用8421BCD碼減法計數(shù)，即：當(dāng)計數(shù)值在“00011001” 之間，進行減“1”計數(shù)，當(dāng)計數(shù)值為“0000”，則通過減“7”計數(shù)來調(diào)整。③實驗要求設(shè)計一個十字路口交通信號管理控制器。這些實驗題目都有一定的綜合性，除了需要EDA技術(shù)和FPGA/CPLD開發(fā)技術(shù)外，還必須熟悉嵌入式軟核NIOS II，DSP Builder，電機的驅(qū)動和控制方法等。每個仿真步驟如果出現(xiàn)問題，就需要根據(jù)錯誤的定位返回到相應(yīng)的步驟更改或者重新設(shè)計。功能仿真就是對設(shè)計電路的邏輯功能進行模擬測試，看其是否滿足設(shè)計要求，通常是通過波形圖直觀地顯示輸入信號與輸出信號之間的關(guān)系。Xilinx ISE的實現(xiàn)過程分為：翻譯（Translate）、映射（Map）、布局布線（Place amp。②綜合綜合是將行為和功能層次表達的電子系統(tǒng)轉(zhuǎn)化為低層次模塊的組合。它們的共同優(yōu)點是利于由頂向下設(shè)計，利于模塊的劃分與復(fù)用，可移植性好，通用性強，設(shè)計不因芯片的工藝和結(jié)構(gòu)的變化而變化，更利于向ASIC的移植，故在ISE軟件中推薦使用HDL設(shè)計輸入法。但是在大型設(shè)計中，這種方法的可維護性差，不利于模塊建設(shè)與重用。下面簡要說明各功能的作用：①設(shè)計輸入圖形或文本輸入包括原理圖、狀態(tài)機、波形圖、硬件描述語言（HDL），是工程設(shè)計的第一步，ISE集成的設(shè)計工具主要包括HDL編輯器（HDL Editor）、狀態(tài)機編輯器（StateCAD）、原理圖編輯器（ECS）、IP核生成器（CoreGenerator）和測試激勵生成器（HDL Bencher）等。 Xilinx公司ISE軟件介紹ISE是使用XILINX的FPGA的必備的設(shè)計工具，它可以完成FPGA開發(fā)的全部流程，包括設(shè)計輸入、仿真、綜合、布局布線、生成BIT文件、配置以及在線調(diào)試等，功能非常強