【正文】 II之后開發(fā)的一種針對其公司生產(chǎn)的系列CPLD/PGFA器件的綜合性開發(fā)軟件，它的版本不斷升級，這里介紹的是Quartus II ，該軟件有如下幾個顯著的特點：①Q(mào)uartus II 的優(yōu)點該軟件界面友好，使用便捷，功能強大，是一個完全集成化的可編程邏輯設(shè)計環(huán)境，是先進(jìn)的EDA工具軟件。Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl腳本完成設(shè)計流程外，提供了完善的用戶圖形界面設(shè)計方式。②Quartus II對器件的支持Quartus II支持Altera公司的MAX 3000A系列、MAX 7000系列、MAX 9000系列、ACEX 1K系列、APEX 20K系列、APEX II系列、FLEX 6000系列、FLEX 10K系列，支持MAX7000/MAX3000等乘積項器件。支持IP核，包含了LPM/MegaFunction宏功能模塊庫，用戶可以充分利用成熟的模塊，簡化了設(shè)計的復(fù)雜性、加快了設(shè)計速度。③Quartus II對第三方EDA工具的支持對第三方EDA工具的良好支持也使用戶可以在設(shè)計流程的各個階段使用熟悉的第三方EDA工具。該平臺支持一個工作組環(huán)境下的設(shè)計要求，其中包括支持基于Internet的協(xié)作設(shè)計。改進(jìn)了軟件的LogicLock模塊設(shè)計功能，增添 了FastFit編譯選項，推進(jìn)了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力。9）所有NIOS CPU其指令集架構(gòu)兼容；10）處理器性能超過150DMIPS（每秒1億5千萬條整數(shù)運算指令）。③Nios II設(shè)計嵌入式系統(tǒng)的流程1）分析系統(tǒng)需要說明，包括功能需要和性能需求；2）建立Quartus II工程，建立頂層實體；3）調(diào)用SOPC Bulider生成用戶定制的系統(tǒng)模塊（包括標(biāo)準(zhǔn)外設(shè)）；4）將SOPC系統(tǒng)模塊集成到硬件工程中，并添加其他模塊；5）在頂層實體中，將這些連接起來；6）分配引腳和編譯工程，；7）下載工程，驗證，將配置文件下載到開發(fā)板上驗證；8）軟件開發(fā)，可使用IDE或SDK Shell集成開發(fā)環(huán)境；9）編譯軟件工程，；10）調(diào)試程序，將硬件配置文件下載到開發(fā)板，將可執(zhí)行文件下載到RAM，直到軟硬件協(xié)同工作。2）外設(shè)配置具有很大的靈活性；3）具有很高的性價比；4）自定制指令。Nios II系統(tǒng)的特性 NIOS II系統(tǒng)的結(jié)構(gòu)⑤Nios II 處理器型號NIOS II處理器有三種類別，用戶可以根據(jù)需要選擇一種最適合的。詳細(xì)對比如下表所示。 雙擊源程序文件2）雙擊完成后進(jìn)入下面的界面，點擊install解壓源文件。 正在解壓4）解壓完成后自動進(jìn)入下邊界面，點擊next。 點擊yes6）選擇安裝目錄，注意安裝的地方要和之前的quartus ii在一個目錄下。 修改后如圖7）按照向?qū)?，一步步進(jìn)行。9）是否在桌面創(chuàng)建快捷方式，選擇是。 完成安裝11）雙擊桌面上的NIOS ,進(jìn)入下邊界面，然后點擊workbench。頭文件顯示編譯過程顯示程序區(qū)工程目錄 工作界面 DSP Builder 簡介Altera可編程邏輯器件(PLD)中的DSP系統(tǒng)設(shè)計需要高級算法和HDL開發(fā)工具。DSP Builder在算法友好的開發(fā)環(huán)境中幫助設(shè)計人員生成DSP設(shè)計硬件表征，從而縮短了DSP設(shè)計周期。DSP Builder支持系統(tǒng)、算法和硬件設(shè)計共享一個公共開發(fā)平臺。DSP Builder包括比特和周期精度的Simulink模塊，涵蓋了算法和存儲功能等基本操作。Altera MegaCore具有高級參數(shù)化IP功能，例如有限沖擊響應(yīng)(FIR)濾波器和快速傅立葉變換(FFT)等，經(jīng)過配置能夠迅速方便的達(dá)到系統(tǒng)性能要求。 DSP Builder 開發(fā)流程DSP Builder SignalCompiler模塊讀取由DSP Builder和MegaCore模塊構(gòu)建的Simulink建模文件(.mdl)，生成VHDL文件和工具命令語言(Tcl)腳本，進(jìn)行綜合、硬件實施和仿真。DSP Builder是一個系統(tǒng)級（或算法級）設(shè)計工具，它構(gòu)架在多個軟件工具之上，并把系統(tǒng)級和RTL級兩個設(shè)計領(lǐng)域的設(shè)計工具連接起來，最大程度地發(fā)揮了兩種工具的優(yōu)勢。而對后者的處理可以由FPGA/CPLD開發(fā)工具 DSP Builder 設(shè)計流程　Xilinx ISE 開發(fā)系統(tǒng)介紹由于GW48－PK2實驗箱是基于Altera公司的Cyclone II系列芯片（EP2C35F484C8）,軟件開發(fā)工具主要采用本章第一節(jié)中介紹的Quartus II，故在本節(jié)中只對Xilinx公司及其開發(fā)工具 ISE作簡要介紹。 Xilinx公司介紹Xilinx(賽靈思)是全球領(lǐng)先的可編程邏輯完整解決方案的供應(yīng)商?？蛻羰褂肵ilinx及其合作伙伴的自動化軟件工具和IP核對器件進(jìn)行編程，從而完成特定的邏輯操作。目前Xilinx滿足了全世界對 FPGA產(chǎn)品一半以上的需求。ISE除了我們功能完整，使用方便外，它的設(shè)計性能也非常好，拿ISE ，其設(shè)計性能比其他解決方案平均快30%，它集成的時序收斂流程整合了增強性物理綜合優(yōu)化，提供最佳的時鐘布局、更好的封裝和時序收斂映射，從而獲得更高的設(shè)計性能。 ISE的主要功能包括設(shè)計輸入、綜合、仿真、實現(xiàn)和下載，涵蓋了可編程邏輯器件開發(fā)的全過程，從功能上講，完成CPLD/FPGA的設(shè)計流程無需借助任何第三方EDA軟件。常用的設(shè)計輸入方法是硬件描述語言（HDL）和原理圖設(shè)計輸入方法。這種方法的優(yōu)點是直觀、便于理解、元件庫資源豐富。更主要的缺點是：當(dāng)所選用芯片升級換代后，所有的原理圖都要作相應(yīng)的改動。為了克服原理圖輸入方法的缺點，目前在大型工程設(shè)計中，在ISE軟件中常用的設(shè)計方法是HDL設(shè)計輸入法，其中影響最為廣泛的HDL語言是VHDL和Verilog HDL。波形輸入及狀態(tài)機輸入方法是兩種最常用的輔助設(shè)計輸入方法，使用波形輸入法時，只要繪制出激勵波形的輸出波形，ISE軟件就能自動地根據(jù)響應(yīng)關(guān)系進(jìn)行設(shè)計；而使用狀態(tài)機輸入時，只需設(shè)計者畫出狀態(tài)轉(zhuǎn)移圖，ISE軟件就能生成相應(yīng)的HDL代碼或者原理圖，使用十分方便。但是需要指出的是，后兩種設(shè)計方法只能在某些特殊情況下緩解設(shè)計者的工作量，并不適合所有的設(shè)計。一般來說，綜合是針對VHDL來說的，即將VHDL描述的模型、算法、行為和功能描述轉(zhuǎn)換為FPGA/CPLD基本結(jié)構(gòu)相對應(yīng)的網(wǎng)表文件，即構(gòu)成對應(yīng)的映射關(guān)系。③實現(xiàn)實現(xiàn)是根據(jù)所選的芯片的型號將綜合輸出的邏輯網(wǎng)表適配到具體器件上。 Route）等3個步驟。④驗證（Verification）驗證(Verification)包含綜合后仿真和功能仿真（Simulation）等。綜合后仿真在針對目標(biāo)器件進(jìn)行適配之后進(jìn)行，綜合后仿真接近真實器件的特性進(jìn)行，能精確給出輸入與輸出之間的信號延時數(shù)據(jù)。通過仿真能及時發(fā)現(xiàn)設(shè)計中的錯誤，加快設(shè)計中的錯誤，加快設(shè)計進(jìn)度，提高設(shè)計的可靠性。⑤下載下載（Download）即編程（Program）設(shè)計開發(fā)的最后步驟就是將已經(jīng)仿真實現(xiàn)的程序下載到開發(fā)板上，進(jìn)行在線調(diào)試或者說將生成的配置文件寫入芯片中進(jìn)行測試。河南城建學(xué)院本科畢業(yè)設(shè)計（論文） 部分開放性實驗項目3 部分開放性實驗項目結(jié)合電子信息專業(yè)的特點和我校EDA實驗室開放的情況以及實驗設(shè)備資源情況，本章設(shè)計了9個開放性實驗項目，這些實例可以作為電子設(shè)計競賽練習(xí)題目，課程設(shè)計的選題或本科畢業(yè)設(shè)計項目，也可以作為課外科技活動的練習(xí)題目。由于篇幅有限，本章列舉了其中四個有代表性的實驗項目，其它實驗項目放到實驗指導(dǎo)書中。②實驗儀器及理論要求1）GW48—PK2++EDA 實驗開發(fā)系統(tǒng)、PC 機；2）掌握狀態(tài)機的設(shè)計理論及方法。對于每個路口，可實現(xiàn)直行、停止、左轉(zhuǎn)指示，并顯示當(dāng)前狀態(tài)剩余時間。①實驗原理1） 系統(tǒng)硬件電路結(jié)構(gòu)分析東西南北 交通燈結(jié)構(gòu)組成示意圖FPGA系統(tǒng)電路8位數(shù)碼管顯示電路20個LED指示電路 交通燈系統(tǒng)組成框圖LED指示電路，用紅、黃、綠三種顏色的LED表示禁行、停行、通行；每個方位5個LED，直行紅色LED、直行綠色LED、停行黃色LED、左轉(zhuǎn)紅色LED、左轉(zhuǎn)綠色LED ；數(shù)碼管電路顯示當(dāng)前狀態(tài)剩余時間，每個方位2個數(shù)碼管； 2）FPGA內(nèi)部電路設(shè)計分析 信號燈狀態(tài)分配及輸出情況 （‘1’點亮，‘0’熄滅）狀態(tài)東西方向南北方向功能直行綠紅停行黃燈左轉(zhuǎn)紅綠數(shù)碼管直行綠紅停行黃燈左轉(zhuǎn)紅綠數(shù)碼管St01001035秒倒計時0101055秒倒計時東西直行南北禁行St1001103秒倒計時01010東西停行南北禁行St20100115秒倒計時01010東西左轉(zhuǎn)南北禁行St30101045秒倒計時1001025秒倒計時南北直行東西禁行S401010001103秒倒計時南北停行東西禁行St5010100100115秒倒計時南北左轉(zhuǎn)東西禁行3）控制電路設(shè)計說明系統(tǒng)復(fù)位后首先進(jìn)入St0（東西直行，南北禁行）狀態(tài)，并給兩個方向的倒計時賦初值。②實驗內(nèi)容1） 端口說明 端口說明方向端口名寬度說明輸入Rst1復(fù)位信號，外接按鈕開關(guān)，低電平復(fù)位clk_1Hz11Hz的計時與狀態(tài)轉(zhuǎn)換時鐘clk_2Hz12Hz的直行綠燈閃爍頻率信號輸出ew_led[5..0]6東西方向信號燈控制，從高到低，分別控制直行綠燈、直行紅燈、停行黃燈、左轉(zhuǎn)紅燈、左轉(zhuǎn)綠燈sn_led[5..0]6南北方向信號燈控制ew_time[7..0]8東西方向倒計時時間，8位BCD碼，作顯示模塊電路輸入數(shù)據(jù)sn_time[7..0]8南北方向倒計時時間2）編寫實驗代碼 實驗代碼一 實驗代碼二 實驗代碼三 實驗代碼四3）建議選擇模式0。5）硬件驗證南北方向時間上邊五個為東西方向指示燈，下邊為南北方