【正文】 Works MATLAB和Simulink系統(tǒng)級設(shè)計工具的算法開發(fā)、仿真和驗(yàn)證功能與VHDL綜合、仿真和Altera開發(fā)工具整合在一起，實(shí)現(xiàn)了這些工具的集成。本機(jī)的quartus ii在D盤，所以需要修改一下路徑。主要區(qū)別在功能和占用的邏輯資源方面。 NIOS II 簡介①Nios II 采用流水技術(shù)和哈佛結(jié)構(gòu)的通用精減指令集計算機(jī)(RISC)1）具有完整的32位指令集、32位數(shù)據(jù)通道和地址空間；2）帶有32個通用寄存器；3）32個外部中斷；4）單指令的32位與32位乘和除的結(jié)果是32位；對于結(jié)果是64位或128位的乘法提供專用指令；5）帶有單指令桶形(循環(huán))移位寄存器；6）可訪問各種片內(nèi)外設(shè)，提供與片外存儲器和外設(shè)的接口；7）具有硬件輔助調(diào)試模塊，可在IDE環(huán)境下執(zhí)行開始、停止、單步執(zhí)行和追蹤等操作；8）軟件集成環(huán)境基于GNU C/C++和Eclipse IDE。支持MAX II CPLD系列、Cyclone系列、Cyclone II、Stratix II系列、Stratix GX系列等。利用DSP Builder和NIOS II，用戶可以根據(jù)設(shè)計項(xiàng)目的具體要求，隨心所欲地構(gòu)建自己的系統(tǒng)，再也不必拘泥于已上市的有限款式的DSP處理器。第一章引言，敘述了本設(shè)計的課題來源、目的及意義、國內(nèi)外發(fā)展動態(tài)、設(shè)計方法和主要工作，最后介紹了本論文結(jié)構(gòu)的安排。實(shí)驗(yàn)要求學(xué)生以各自獨(dú)立的形式，用VHDL語言自主實(shí)現(xiàn)CPU、VGA顯示控制模塊等接口，并最后實(shí)現(xiàn)于FPGA中，及完成軟硬件調(diào)試。采用實(shí)驗(yàn)任務(wù)書，增強(qiáng)學(xué)生的自主學(xué)習(xí)與研究能力。2）目前我們學(xué)校面臨開放性實(shí)驗(yàn)項(xiàng)目不足，老師平時教學(xué)研究工作比較忙，學(xué)生開展開放性實(shí)驗(yàn)缺少指導(dǎo)的問題，因此，急需一本開放性實(shí)驗(yàn)項(xiàng)目指導(dǎo)書。而先進(jìn)的實(shí)驗(yàn)教學(xué)不僅需要基礎(chǔ)實(shí)驗(yàn)，更需要一本好的開放性實(shí)驗(yàn)指導(dǎo)書。 本論文介紹了常用數(shù)字電路的設(shè)計原理和方法，內(nèi)容涉及到控制類、儀器儀表類、小游戲類、嵌入式處理器等實(shí)驗(yàn)項(xiàng)目，重點(diǎn)講述電路的設(shè)計原理、FPGA內(nèi)部功能模塊電路劃分及VHDL代碼描述。Keywords: EDA, open experiment, Quartus II, NIOS II, FPGA目 錄摘 要 IABSTRACT II目 錄 III1 引言 1 1 1 1 1 2 2 2 3 32 常見EDA開發(fā)環(huán)境介紹 4　Altera Quartus II開發(fā)系統(tǒng)介紹 4 Quartus II簡介 4 NIOS II 簡介 5 DSP Builder 簡介 13　Xilinx ISE 開發(fā)系統(tǒng)介紹 15 Xilinx公司介紹 15 Xilinx公司ISE軟件介紹 163 部分開放性實(shí)驗(yàn)項(xiàng)目 19 19 19 20 28 28 29 39 39 39 VGA彩條信號顯示控制器 50 50 50總結(jié) 61參考文獻(xiàn) 62致 謝 63河南城建學(xué)院本科畢業(yè)設(shè)計（論文） 引言1 引言本章主要介紹課題的研究目的、意義及國內(nèi)外研究現(xiàn)狀，指出設(shè)計本課題的必要性及重要性。4）我校畢業(yè)生目前面臨找工作比較難的困境，但市場上對FPGA職位需求量很大，在應(yīng)屆畢業(yè)生中熟練掌握FPGA的學(xué)生屬于稀缺資源，以至于企業(yè)為培養(yǎng)FPGA開發(fā)工程師無不付出沉重的代價，所以對于在校電類專業(yè)的學(xué)生來說，這就是打造個人差異化競爭力的機(jī)會，事實(shí)上只要掌握FPGA就能夠找到一份薪水更好的工作。在國外許多發(fā)達(dá)國家的高校中, 都十分注重學(xué)生綜合能力的培養(yǎng)。對其需求及規(guī)劃進(jìn)行分析，確定開放性實(shí)驗(yàn)項(xiàng)目題目，并對各模塊、各具體設(shè)計做好充足的理論準(zhǔn)備。實(shí)例有代碼輸入方式、原理圖輸入方式、仿真、調(diào)試、編譯下載、硬件測試等全部操作過程。Quartus II 是Altera公司繼Max+plus II之后開發(fā)的一種針對其公司生產(chǎn)的系列CPLD/PGFA器件的綜合性開發(fā)軟件，它的版本不斷升級，這里介紹的是Quartus II ，該軟件有如下幾個顯著的特點(diǎn)：①Q(mào)uartus II 的優(yōu)點(diǎn)該軟件界面友好，使用便捷，功能強(qiáng)大，是一個完全集成化的可編程邏輯設(shè)計環(huán)境，是先進(jìn)的EDA工具軟件。③Quartus II對第三方EDA工具的支持對第三方EDA工具的良好支持也使用戶可以在設(shè)計流程的各個階段使用熟悉的第三方EDA工具。③Nios II設(shè)計嵌入式系統(tǒng)的流程1）分析系統(tǒng)需要說明，包括功能需要和性能需求；2）建立Quartus II工程，建立頂層實(shí)體；3）調(diào)用SOPC Bulider生成用戶定制的系統(tǒng)模塊（包括標(biāo)準(zhǔn)外設(shè)）；4）將SOPC系統(tǒng)模塊集成到硬件工程中，并添加其他模塊；5）在頂層實(shí)體中，將這些連接起來；6）分配引腳和編譯工程，；7）下載工程，驗(yàn)證，將配置文件下載到開發(fā)板上驗(yàn)證；8）軟件開發(fā)，可使用IDE或SDK Shell集成開發(fā)環(huán)境；9）編譯軟件工程，；10）調(diào)試程序，將硬件配置文件下載到開發(fā)板，將可執(zhí)行文件下載到RAM，直到軟硬件協(xié)同工作。 雙擊源程序文件2）雙擊完成后進(jìn)入下面的界面，點(diǎn)擊install解壓源文件。9）是否在桌面創(chuàng)建快捷方式，選擇是。DSP Builder支持系統(tǒng)、算法和硬件設(shè)計共享一個公共開發(fā)平臺。DSP Builder是一個系統(tǒng)級（或算法級）設(shè)計工具，它構(gòu)架在多個軟件工具之上，并把系統(tǒng)級和RTL級兩個設(shè)計領(lǐng)域的設(shè)計工具連接起來，最大程度地發(fā)揮了兩種工具的優(yōu)勢。目前Xilinx滿足了全世界對 FPGA產(chǎn)品一半以上的需求。這種方法的優(yōu)點(diǎn)是直觀、便于理解、元件庫資源豐富。但是需要指出的是，后兩種設(shè)計方法只能在某些特殊情況下緩解設(shè)計者的工作量，并不適合所有的設(shè)計。④驗(yàn)證（Verification）驗(yàn)證(Verification)包含綜合后仿真和功能仿真（Simulation）等。河南城建學(xué)院本科畢業(yè)設(shè)計（論文） 部分開放性實(shí)驗(yàn)項(xiàng)目3 部分開放性實(shí)驗(yàn)項(xiàng)目結(jié)合電子信息專業(yè)的特點(diǎn)和我校EDA實(shí)驗(yàn)室開放的情況以及實(shí)驗(yàn)設(shè)備資源情況，本章設(shè)計了9個開放性實(shí)驗(yàn)項(xiàng)目，這些實(shí)例可以作為電子設(shè)計競賽練習(xí)題目，課程設(shè)計的選題或本科畢業(yè)設(shè)計項(xiàng)目，也可以作為課外科技活動的練習(xí)題目。①實(shí)驗(yàn)原理1） 系統(tǒng)硬件電路結(jié)構(gòu)分析東西南北 交通燈結(jié)構(gòu)組成示意圖FPGA系統(tǒng)電路8位數(shù)碼管顯示電路20個LED指示電路 交通燈系統(tǒng)組成框圖LED指示電路，用紅、黃、綠三種顏色的LED表示禁行、停行、通行；每個方位5個LED，直行紅色LED、直行綠色LED、停行黃色LED、左轉(zhuǎn)紅色LED、左轉(zhuǎn)綠色LED ；數(shù)碼管電路顯示當(dāng)前狀態(tài)剩余時間，每個方位2個數(shù)碼管； 2）FPGA內(nèi)部電路設(shè)計分析 信號燈狀態(tài)分配及輸出情況 （‘1’點(diǎn)亮，‘0’熄滅）狀態(tài)東西方向南北方向功能直行綠紅停行黃燈左轉(zhuǎn)紅綠數(shù)碼管直行綠紅停行黃燈左轉(zhuǎn)紅綠數(shù)碼管St01001035秒倒計時0101055秒倒計時東西直行南北禁行St1001103秒倒計時01010東西停行南北禁行St20100115秒倒計時01010東西左轉(zhuǎn)南北禁行St30101045秒倒計時1001025秒倒計時南北直行東西禁行S401010001103秒倒計時南北停行東西禁行St5010100100115秒倒計時南北左轉(zhuǎn)東西禁行3）控制電路設(shè)計說明系統(tǒng)復(fù)位后首先進(jìn)入St0（東西直行，南北禁行）狀態(tài)，并給兩個方向的倒計時賦初值。④實(shí)驗(yàn)報告1）畫出系統(tǒng)的原理框圖，說明系統(tǒng)中各主要組成部分的功能。3）學(xué)習(xí)VHDL基本邏輯電路的綜合設(shè)計應(yīng)用。4）根據(jù)選用的EDA實(shí)驗(yàn)開發(fā)裝置編好用于硬件驗(yàn)證的管腳鎖定表格或件。當(dāng)閘門控制信號經(jīng)過Tc時間結(jié)束時，也要等到被測信號的上升沿到來時才同時停止對標(biāo)準(zhǔn)信號和被測信號的計數(shù)，并讀取此時的計數(shù)值。標(biāo)準(zhǔn)頻率可由穩(wěn)定度好、精度高的高頻晶體振蕩器產(chǎn)生，在保證測量精度不變的前提下，提高標(biāo)準(zhǔn)信號頻率，可使閘門時間縮短，即提高測試速度。當(dāng)高電平時計數(shù)允許，低電平時計數(shù)禁止。輸出頻率值模式0 硬件驗(yàn)證結(jié)果一時鐘頻率輸入為4096Hz時，可見輸出為4196Hz，誤差比較大，很可能給的基準(zhǔn)頻率有問題。同時通過光電檢測電路，測量轉(zhuǎn)速并在數(shù)碼管上顯示。F1Hz是計數(shù)時鐘輸入端，電路對直流電機(jī)轉(zhuǎn)速進(jìn)行了32級細(xì)分。直流電機(jī)測速模塊數(shù)據(jù)線連接 硬件測試圖一速度等級顯示速度等級選擇電機(jī)正反轉(zhuǎn)控制速度顯示模式5 硬件測試圖二最左邊的數(shù)碼管顯示速度等級，最右邊的兩位顯示速度大小，鍵1是速度等級選擇鍵，鍵2是電機(jī)正反轉(zhuǎn)控制鍵。①實(shí)驗(yàn)原理系統(tǒng)的工作原理及要求FPGA是整個系統(tǒng)的核心，通過對其編程可輸出RGB三基色信號和HS 、VS行場掃描同步信號。VGA行同步信號HS和場同步信號VS的時序圖如圖圖32所示， T1為行同步消隱（約為6μs）；T2為行顯示時間（約為26μs）；T3為場同步消隱（兩個行周期）；T4為場顯示時間（480個行周期）。 VGA控制器代碼一 VGA控制器代碼二 VGA控制器代碼三編譯當(dāng)前文件。若使用GW48CK EDA實(shí)驗(yàn)開發(fā)系統(tǒng)進(jìn)行硬件邏輯驗(yàn)證。河南城建學(xué)院本科畢業(yè)設(shè)計（論文） 參考文獻(xiàn)總結(jié)兩個多月的畢業(yè)設(shè)計已經(jīng)接近尾聲，在這兩個月中，查閱教學(xué)資料，在EDA實(shí)驗(yàn)室進(jìn)行編輯代碼、仿真、硬件測試，分析整理數(shù)據(jù)，排檔裝訂，我終于完成了任務(wù)書中規(guī)定的內(nèi)容，并完成這篇一百多頁的論文和實(shí)驗(yàn)指導(dǎo)書。在今后的工作中，我將在以下的幾個方面來充實(shí)和完善自己：（1）FPGA開發(fā)能力：由于自己能力及時間所限，本設(shè)計的EDA開放性實(shí)驗(yàn)項(xiàng)目所涉及的NIOS II及DSP Builder比較少。