【正文】 a library ieee。 res高 電平執(zhí)行復(fù)位 elsif (clk39。 fdisphigh=fdisphigh+1。 fdisplow=fdisplow1。倒計(jì)時(shí)階段，計(jì)時(shí)器以秒速度使輸出計(jì)數(shù)減一至零結(jié)束時(shí)也同時(shí)報(bào)警（ cout） 5秒鐘。有復(fù)位信號(hào)或始能端低電平時(shí)輸出 0 else if(clk39。 p:out std_logic_vector(6 downto 0))。 該譯碼器原件生成圖如下： 圖五 譯碼器原件生成圖 該譯碼器波形仿真圖如下： 圖六 譯碼器波形仿真 對(duì)定時(shí)器設(shè)計(jì)的各個(gè)模塊進(jìn)行原件例化，程序如下： library ieee。譯碼模塊 ponent cou5 is port(clk,reset,en:in std_logic。同時(shí)原理圖設(shè)計(jì)必須要規(guī)范，連線必須要嚴(yán)謹(jǐn)，且每一個(gè)步驟和過(guò)程都必須要編譯通過(guò)，才可逐步進(jìn)行下一環(huán)節(jié)。 定時(shí)器原件例化后生成的原件圖如下： 圖七 定時(shí)器原件生成圖 3. 定時(shí)器原件例化后波形仿真圖如下： 圖八 定時(shí)器原件例化后波形仿真 、輸出接口說(shuō)明 接口 名稱 類型 (輸入 /出 ) 結(jié)構(gòu)圖上的信號(hào)名 說(shuō)明 I0 IN sen 計(jì)數(shù)控制模塊 jsq置位控制端 CLK IN clka 系統(tǒng)時(shí)鐘 1Hz I1 IN resa 計(jì)數(shù)控制模塊 jsq復(fù)位控制端 I2 IN resb 報(bào)警模塊復(fù)位控制端 P[0..6] OUT myimal 譯碼器對(duì)秒鐘的個(gè)位譯碼輸出 P[7..12] OUT myimah 譯碼器對(duì)秒鐘的十位譯碼輸出 P[13..18] 0UT fyimal 譯碼器對(duì)分鐘的個(gè)位譯碼輸出 P[19..24] OUT fyimah 譯碼器對(duì)分鐘的十位譯碼輸出 p25 OUT baoj 報(bào)警模塊輸出端接報(bào)警器 三 .課程設(shè)計(jì)總結(jié) 在這次課程設(shè)計(jì)中，基本完成了 99 分鐘定時(shí)器的設(shè)計(jì)，實(shí)現(xiàn)了其所有功能。 end ponent jsq。七段譯碼器顯示 0— 9 when others=p=0000000。 end behavior。039。 mlow=mdisplow。 elsif mdisplow=0000 and mdisphigh0 then mdisplow=1001。 fdisplow=fdisplow+1。 fdisplow=0000。 Aaa 控制計(jì)數(shù)模塊，是該定時(shí)器的核心部分 .res 為復(fù)位端，用來(lái)清零，采用異步復(fù)位方式； 用于置位，高電平有效。試驗(yàn)中遇到了好多不會(huì)的通過(guò)查書，請(qǐng)教老師，請(qǐng)教同學(xué)一一解決了。then if en=39。其輸入端口為 rst、 en和 clk；輸出端口為 qa,qb,qc。 2．凡病事假超過(guò) 3天（每天 7小時(shí)），或遲到早退三次以上，或曠課兩次（ 1天）以上，不得參加本次考核，按不及格處理，本次 課程設(shè)計(jì) 不能通過(guò)。該分頻器電路可由一個(gè)異或門、一個(gè)模 6 數(shù)器和二分頻器組成。 elsif clk39。該 分頻器由前面設(shè)計(jì)的模 6 計(jì)數(shù)器、異或門和 D 觸發(fā)器組成，利用圖形設(shè)計(jì)方法構(gòu)造如圖所示的 分頻器電路原理圖。當(dāng)以秒速度遞增至 99 分鐘停止，啟動(dòng)報(bào)警 (cout)5秒鐘。139。 mdisphigh=mdisphigh+1。 then 為 0進(jìn)入倒計(jì)時(shí) if mdisplow0 then mdisplow=mdisplow1。 end if。定義計(jì)數(shù)信號(hào) begin process(reset,clk) begin if reset=39。 end if。 when0111=p=0000111。 architecture art of yjlh is ponent jsq is port (,res,clk:in std_logic。 u5:yima port map(s4,myimah)。 四 .參考文獻(xiàn) [1] 譚會(huì)生，張昌凡 .EDA技術(shù)及應(yīng)用 . 西安：西安電子科技大學(xué)出版社， 2021,12. [2] 孫俊逸，劉江海。報(bào)警模塊 signal s1,s2,s3,s4:std_l