eda設(shè)計(jì)基于fpga的任意波形發(fā)生器-閱讀頁
2024-12-06 17:12本頁面
【正文】 內(nèi)置在語言中。 （ 5） 可采用三種不同方式或混合方式對(duì)設(shè)計(jì)建模 。 * Verilog HDL 中有兩類數(shù)據(jù)類型 ： 線網(wǎng)數(shù)據(jù)類型和寄存器數(shù)據(jù)類型。 * 能夠描述層次 設(shè)計(jì)，可使用模塊實(shí)例結(jié)構(gòu)描述任何層次。 * Verilog HDL 不再是某些公司的專有語言而是 IEEE 標(biāo)準(zhǔn)。 * Verilog HDL 語言的描述能力能夠通過使用編程語言接口（ PLI ）機(jī)制進(jìn)一步擴(kuò)展。 * 設(shè)計(jì)能夠在多個(gè)層次上加以描述 ，從開關(guān)級(jí)、門級(jí)、寄存器傳送級(jí)（ RTL ）到算法級(jí)，包括進(jìn)程和隊(duì)列級(jí)。 * 同一語言可用于生成模擬激勵(lì)和指定測試的驗(yàn)證約束條件，例如輸入值的綜合實(shí)踐 6 指定。這些值也能夠用于與期望值比較，在不匹配的情況下，打印報(bào)告消息。 * 能夠使用門和模塊實(shí)例化語句在結(jié)構(gòu)級(jí)進(jìn)行結(jié)構(gòu)描述。 * Verilog HDL 還具有內(nèi)置邏輯函數(shù)，例如 amp。 * 對(duì)高級(jí)編程語言結(jié)構(gòu)，例如條件語句、情況語句和循環(huán)語句，語言中都可以使用。 * 提供強(qiáng)有力的文件讀寫能力。 QuarrtusII 概述 Quartus II 是 Altera 公司 的綜合性 PLD開發(fā) 軟件 ，支持原理圖、 VHDL、VerilogHDL 以及 AHDL（ Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整 PLD 設(shè)計(jì)流程 [4]。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。對(duì)第三方 EDA 工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三方 EDA 工具。 圖 1： QuarrtusII 圖標(biāo) 圖 2:Quarrtus 界面 綜合實(shí)踐 8 第 3 章 方案設(shè)計(jì) 系統(tǒng)介紹 任意波形發(fā)生器的實(shí)現(xiàn)采用模塊設(shè)計(jì)，這樣很好的利用了 QuartusII 軟件中的 LPM_ROM模塊，能夠達(dá)到最優(yōu)設(shè)計(jì)；頻 率計(jì)的功能完全采用 HDL語言描述，最后的頂層文件采用模塊設(shè)計(jì)來完成。主要由三部分組成：地址指針控制模塊，四種波形數(shù)據(jù)存儲(chǔ)模塊， D/A轉(zhuǎn)換模塊。該部分的實(shí)現(xiàn)框圖如下： 圖 外圍電路實(shí)現(xiàn) Wave_genTop 頂層設(shè)計(jì) 地址指針 數(shù)據(jù)存儲(chǔ) ROM D/A 轉(zhuǎn)換 波形輸出 綜合實(shí)踐 9 波形發(fā)生器各個(gè)模塊設(shè)計(jì) Wave_gen 模塊 圖 Wave_gen 模塊圖 Wave_gen 模塊各引腳說明 ： INCLK： 輸入的待測信號(hào)。 FREQ[3..0]： 控制輸出波形的頻率。 波形數(shù)據(jù)存儲(chǔ) ROM 模塊 綜合實(shí)踐 10 圖 波形數(shù)據(jù)存儲(chǔ) ROM 模塊 波形數(shù)據(jù)存儲(chǔ) ROM 模塊個(gè)引腳說明 ： Clock： 輸入時(shí)鐘信號(hào)。 Q[7..0]： 輸出信號(hào)。程序?qū)崿F(xiàn)的 主要功能是 ： 根據(jù)不同的波形選擇（ select[1:0]） ,來改變送入 ROM 中的地址指針 address。編譯正確后將其創(chuàng)建為 模塊（見頂層文件中所示） ，然后采 用圖形編輯方式，完成波形發(fā)生器這部分電路的設(shè)計(jì)。通過本設(shè)計(jì)工作，基本掌握了 Quartus II 的使用技術(shù)，進(jìn)一步加深了對(duì)數(shù)字信號(hào)處理技術(shù)的理解，提高了使用可編程邏輯器件設(shè)計(jì)數(shù)字系統(tǒng)的能力和軟件編程的能力，為將來從事科研工作打下 了良好的基礎(chǔ)。 output[8:0] address。 //系統(tǒng)始終，時(shí)間應(yīng)該保證 D/A 能轉(zhuǎn)換完畢 input[1:0] select。 //控制輸出波形的頻率 reg[7:0] Qout。 reg[7:0] k,m。b00,swat_wave=239。b10,trig_wave=239。 always (posedge inclk) begin case(select) sina_wave:begin if(select==1) address=128。 if(select==3) address=384。 else address=address+1。 m=freq*k。 else address=address+freq。 if(select==2) address=256。 if(address128) address=128。 else address=address+1。 m=freq*k。 else address=address+freq。 if(select==1) address=128。 if(address256) address=256。 else address=address+1。 m=freq*k。 else address=address+freq。 if(select==2) address=256。 if(address384) address=384。 else address=address+1。 m=freq*k。 else address=address+f
公司管理相關(guān)推薦
鄂ICP備17016276號(hào)-1