【正文】 指導(dǎo)老師： 梁成武 完成時(shí)間： 2013年5月24日 64河南城建學(xué)院本科畢業(yè)設(shè)計(jì)（論文） ABSTRACT摘 要培養(yǎng)大批應(yīng)用型、技術(shù)型人才是我國(guó)本科教育的目標(biāo)。 ability to apply technology, innovation has an irreplaceable role. And advanced experimental teaching requires not only basic experiments, but also need a good guide book open experiment. EDA is an electronic specialty important a basic course, with a strong practical. In this thesis, I am learning characteristics of students, the design of nine representative practical open practice programs to meet students39。通過開放性實(shí)驗(yàn)教學(xué)，提高了學(xué)生實(shí)驗(yàn)操作水平與解決實(shí)際問題的能力，促使學(xué)生更好地掌握理論知識(shí)，加深了學(xué)生對(duì)本學(xué)科的興趣。這種實(shí)驗(yàn)?zāi)Ｐ? 局限于所學(xué)知識(shí)的復(fù)習(xí)鞏固和實(shí)驗(yàn)操作技能的訓(xùn)練，束縛了學(xué)生的思維, 學(xué)生學(xué)習(xí)興趣不大, 積極性不高, 實(shí)驗(yàn)效果不好, 不利于工程實(shí)踐能力和創(chuàng)新開發(fā)能力的培養(yǎng)。學(xué)生在實(shí)驗(yàn)課中，須自主完成（即自行設(shè)計(jì)）ALU、單指令周期CPU（single cycle CPU）、多指令周期CPU（Multicycle CPU）,乃至實(shí)現(xiàn)流水線32位MIPS CPU和Cache的設(shè)計(jì)。整理所有實(shí)驗(yàn)材料，將其編排為格式統(tǒng)一、內(nèi)容實(shí)用的EDA開放性開放性實(shí)驗(yàn)指導(dǎo)教材。利用Matlab\DSP Builder進(jìn)行DSP模塊設(shè)計(jì)是SOPC技術(shù)的一個(gè)組成部分。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。Quartus平臺(tái)與Cadence、ExemplarLogic、 MentorGraphics、Synopsys和Synplicity等EDA供應(yīng)商的開發(fā)工具相兼容。 II系統(tǒng)結(jié)構(gòu)圖。 點(diǎn)擊next5）點(diǎn)擊yes，進(jìn)入下一步。 開始界面12）工作界面。可以使用DSP Builder模型中的MegaCore功能實(shí)現(xiàn)復(fù)雜功能的集成。如要了解其詳細(xì)使用方法，請(qǐng)參照文件：.\EDA實(shí)驗(yàn)教學(xué)配套資料\Xilinx使用\ Xilinx公司ISE10[1].。先進(jìn)的綜合和實(shí)現(xiàn)算法將動(dòng)態(tài)功耗降低了10%。故在ISE軟件中一般不利用此種方法。在Xilinx ISE中，綜合工具主要有Synplicity公司的Synplify/Synplify Pro，Synopsys公司的FPGA Compiler II/ Express， Exemplar Logic公司的 LeonardoSpectrum和Xilinx ISE 中的XST等，它們是指將HDL語言、原理圖等設(shè)計(jì)輸入翻譯成由與、或、非門，RAM，寄存器等基本邏輯單元組成的邏輯連接（網(wǎng)表），并根據(jù)目標(biāo)與要求優(yōu)化所形成的邏輯連接，輸出edf和edn等文件，供CPLD/FPGA廠家的布局布線器進(jìn)行實(shí)現(xiàn)。ISE可結(jié)合第三方軟件進(jìn)行仿真，常用的工具如Model Tech公司的仿真工具M(jìn)odelSim和測(cè)試激勵(lì)生成器HDL Bencher ，Synopsys公司的VCS等。 開放性實(shí)驗(yàn)項(xiàng)目表序 號(hào)實(shí) 驗(yàn) 項(xiàng) 目實(shí)驗(yàn)類別實(shí)驗(yàn)學(xué)時(shí)1彩燈控制器設(shè)計(jì)2天2PWM信號(hào)發(fā)生器設(shè)計(jì)2天3VGA彩條顯示設(shè)計(jì)3天4乒乓球游戲機(jī)設(shè)計(jì)3天5十字路口交通燈控制電路設(shè)計(jì)設(shè)計(jì)4天6DDS信號(hào)發(fā)生器設(shè)計(jì)3天7數(shù)字頻率計(jì)設(shè)計(jì)4天8直流電機(jī)PWM控制電路設(shè)計(jì)4天9NIOS II系統(tǒng)典型應(yīng)用設(shè)計(jì)4天①實(shí)驗(yàn)?zāi)康?）了解交通燈控制電路的設(shè)計(jì)原理與設(shè)計(jì)方法；2）學(xué)習(xí)狀態(tài)機(jī)控制的VHDL設(shè)計(jì)；3）學(xué)習(xí)BCD碼減法計(jì)算的VHDL設(shè)計(jì)；4）進(jìn)一步學(xué)習(xí)LED和數(shù)碼管的顯示控制設(shè)計(jì)；5）學(xué)習(xí)利用FPGA實(shí)現(xiàn)一般數(shù)字系統(tǒng)電路實(shí)用開發(fā)技術(shù)。 引腳鎖定4）查看狀態(tài)機(jī)圖 狀態(tài)機(jī)圖如圖所示，一共有5個(gè)狀態(tài)，每個(gè)狀態(tài)的去向符合設(shè)計(jì)要求。4）根據(jù)選用的EDA實(shí)驗(yàn)開發(fā)裝置編好用于硬件驗(yàn)證的管腳鎖定表格或文件。2） 數(shù)字頻率計(jì)的測(cè)頻原理。①實(shí)驗(yàn)原理1）數(shù)字頻率計(jì)測(cè)頻的方法是：采用頻率準(zhǔn)確的高頻信號(hào)作為標(biāo)準(zhǔn)頻率信號(hào)，保證測(cè)量的閘門時(shí)間為被測(cè)信號(hào)的整數(shù)倍，并在閘門時(shí)間內(nèi)同時(shí)對(duì)標(biāo)準(zhǔn)信號(hào)脈沖和被測(cè)信號(hào)脈沖進(jìn)行計(jì)數(shù)，實(shí)現(xiàn)整個(gè)頻率測(cè)量范圍內(nèi)的測(cè)量精度相等，當(dāng)標(biāo)準(zhǔn)信號(hào)頻率很高，閘門時(shí)間足夠長(zhǎng)時(shí)，可實(shí)現(xiàn)高精度頻率測(cè)量。在整個(gè)頻率測(cè)量范圍內(nèi)，精度恒定，實(shí)現(xiàn)了等精度測(cè)量。2）測(cè)頻控制信號(hào)發(fā)生器的設(shè)計(jì)頻率測(cè)量的基本原理是計(jì)算每秒鐘內(nèi)待測(cè)信號(hào)的脈沖個(gè)數(shù)。此時(shí)，根據(jù)測(cè)頻的時(shí)序要求，可得出信號(hào)LOAD和CLR_CNT的邏輯描述。測(cè)頻控制器時(shí)鐘信號(hào)CLK可通過低頻組中的CLOCK0將來自信號(hào)源的1 Hz信號(hào)接入，待測(cè)頻率輸入端FSIN可接信號(hào)CLOCK5，8位數(shù)碼顯示輸出DOUT[31..0]接PIO47～PIO16。被測(cè)信號(hào)可由移相信號(hào)發(fā)生器產(chǎn)生。當(dāng)電機(jī)轉(zhuǎn)動(dòng)時(shí)，轉(zhuǎn)盤從光電開關(guān)的槽中轉(zhuǎn)過，轉(zhuǎn)動(dòng)一周時(shí)，光電開關(guān)管的通斷狀態(tài)改變4次；：用于對(duì)光電開關(guān)輸出信號(hào)進(jìn)行整形；：光指示電開關(guān)的工作狀態(tài)；測(cè)量Speed端的頻率即可實(shí)現(xiàn)對(duì)直流電機(jī)轉(zhuǎn)速的測(cè)量。 LPM_COMPARE定制方法二選擇比較器的位數(shù)是4位，ab時(shí)輸出高電平。2）進(jìn)一步細(xì)分直流電機(jī)的速度等級(jí)?？刂瓢存I電源 FPGA接口電路VGA顯示器時(shí)鐘電路 系統(tǒng)原理框圖 VGA顯示原理工業(yè)標(biāo)準(zhǔn)的VGA顯示模式為：64046816色60Hz。 VGA場(chǎng)掃描時(shí)序圖對(duì)于VGA 顯示器的上述五個(gè)信號(hào)的時(shí)序驅(qū)動(dòng)要嚴(yán)格遵循“VGA工業(yè)標(biāo)準(zhǔn)”，即64048060HZ模式，否則無法顯示正確地圖象。 color原理圖模塊創(chuàng)建pll模塊。 引腳鎖定硬件驗(yàn)證。第二章介紹了EDA常見開發(fā)環(huán)境以及ALTERA公司的SOPC技術(shù)。在以后的工作學(xué)習(xí)中，我將會(huì)培養(yǎng)自已此方面的能力。感謝在EDA實(shí)驗(yàn)室一起學(xué)習(xí)的孔范升、于寶明、邊紅旗、馮遠(yuǎn)航等同學(xué)，感謝他們?cè)诶碚?、?shí)踐及生活等諸多方面給我的幫助。通過第三章的學(xué)習(xí)，相信一定能夠使學(xué)生對(duì)一般數(shù)字系統(tǒng)設(shè)計(jì)有一個(gè)完成的理解。 橫彩條顯示一 橫彩條顯示二 豎彩條顯示 方格圖像顯示③實(shí)驗(yàn)擴(kuò)展1）用ROM模塊存儲(chǔ)漢字點(diǎn)陣，然后顯示出來。 pll模塊輸入輸出時(shí)鐘設(shè)置D觸發(fā)器的創(chuàng)建。顏色黑藍(lán)綠品紅青黃白R(shí)00001111G00110011B01010101②實(shí)驗(yàn)內(nèi)容利用QuartusII對(duì)編寫VGA時(shí)序控制模塊，并進(jìn)行仿真測(cè)試；給出仿真波形。掃描從屏幕的左上方開始，由左至右，由上到下，逐行進(jìn)行掃描，每掃完一行，電子束回到屏幕下一行的起始位置，在回掃期間，CRT對(duì)電子束進(jìn)行消隱，每行結(jié)束是用行同步信號(hào)HS進(jìn)行行同步；掃描完所有行，再由場(chǎng)同步信號(hào)VS進(jìn)行場(chǎng)同步，并使掃描回到屏幕的左上方，同時(shí)進(jìn)行場(chǎng)消隱，預(yù)備下一場(chǎng)的掃描。 VGA彩條信號(hào)顯示控制器①實(shí)驗(yàn)?zāi)康?）掌握VGA時(shí)序工作要求及特點(diǎn)。4)TESTCTL模塊代碼 TESTCTL模塊代碼5)測(cè)頻模塊總代碼還有兩個(gè)模塊分別為16位計(jì)數(shù)器和16位鎖存器，由于比較簡(jiǎn)單，前邊實(shí)驗(yàn)中使用過，在這里省去。圖中的t5是一個(gè)5位二進(jìn)制計(jì)數(shù)器，作脈寬計(jì)數(shù)器，DECD是一個(gè)速度控制模塊；脈寬計(jì)數(shù)器在CLK5的激勵(lì)下輸出從0開始的逐漸增大的鋸齒波。3）用單片機(jī)控制FPGA共同完成頻率的測(cè)量。 引腳鎖定圖進(jìn)行硬件驗(yàn)證的方法為：選擇實(shí)驗(yàn)?zāi)Ｊ?，測(cè)頻控制器時(shí)鐘信號(hào)CLK可通過CLOCK0將1 Hz的信號(hào)接入，待測(cè)頻率輸入端FSIN與CLOCK5中的某個(gè)頻率信號(hào)相接，數(shù)碼管應(yīng)顯示來自CLOCK5的頻率。3）寄存器REG32B的設(shè)計(jì)設(shè)置鎖存器的好處是，顯示的數(shù)據(jù)穩(wěn)定，不會(huì)由于周期性的清零信號(hào)而不斷閃爍。當(dāng)TSTEN高電平時(shí)，允許計(jì)數(shù)；低電平時(shí)，停止計(jì)數(shù)，并保持其所計(jì)的數(shù)。測(cè)量閘門時(shí)間Td的選取，除滿足δm式的最大測(cè)量誤差外，還應(yīng)保證大于一個(gè)被測(cè)信號(hào)周期Tx。測(cè)量精度與閘門時(shí)間的關(guān)系分析如下。③實(shí)驗(yàn)要求1）畫出系統(tǒng)的原理框圖，說明系統(tǒng)中各主要組成部分的功能。6）記錄實(shí)驗(yàn)過程中出現(xiàn)的問題及解決辦法。東西方向直行禁止，左轉(zhuǎn)通行南北方向直行通行，左轉(zhuǎn)禁行 硬件測(cè)試結(jié)果二東西方向直行禁止通行，左轉(zhuǎn)通行，南北方向禁止通行，實(shí)際狀態(tài)如上圖。③實(shí)驗(yàn)要求設(shè)計(jì)一個(gè)十字路口交通信號(hào)管理控制器。每個(gè)仿真步驟如果出現(xiàn)問題，就需要根據(jù)錯(cuò)誤的定位返回到相應(yīng)的步驟更改或者重新設(shè)計(jì)。Xilinx ISE的實(shí)現(xiàn)過程分為：翻譯（Translate）、映射（Map）、布局布線（Place amp。它們的共同優(yōu)點(diǎn)是利于由頂向下設(shè)計(jì)，利于模塊的劃分與復(fù)用，可移植性好，通用性強(qiáng)，設(shè)計(jì)不因芯片的工藝和結(jié)構(gòu)的變化而變化，更利于向ASIC的移植，故在ISE軟件中推薦使用HDL設(shè)計(jì)輸入法。下面簡(jiǎn)要說明各功能的作用：①設(shè)計(jì)輸入圖形或文本輸入包括原理圖、狀態(tài)機(jī)、波形圖、硬件描述語言（HDL），是工程設(shè)計(jì)的第一步，ISE集成的設(shè)計(jì)工具主要包括HDL編輯器（HDL Editor）、狀態(tài)機(jī)編輯器（StateCAD）、原理圖編輯器（ECS）、IP核生成器（CoreGenerator）和測(cè)試激勵(lì)生成器（HDL Bencher）等。Xilinx研發(fā)、制造并銷售范圍廣泛的高級(jí)集成電路、軟件設(shè)計(jì)工具以及作為預(yù)定義系統(tǒng)級(jí)功能的IP（Intellectual Property）核。MegaCore功能支持Altera的IP評(píng)估特性，使您在購(gòu)買許可之前，便可以驗(yàn)證功能及其時(shí)序。Altera DSP Builder將The Math