【正文】 在論文的撰寫過程中老師們給予我很大的幫助，幫助解決了不少的難點，使得論文能夠及時完成，這里一并表示真誠的感謝。老師們認(rèn)真負(fù)責(zé)的工作態(tài)度，嚴(yán)謹(jǐn)?shù)闹螌W(xué)精神和深厚的理論水平都使我收益匪淺。最后，我要特別感謝我的導(dǎo)師趙達(dá)睿老師、和研究生助教熊偉麗老師。四年的風(fēng)風(fēng)雨雨，我們一同走過，充滿著關(guān)愛，給我留下了值得珍藏的最美好的記憶。感謝老師四年來對我孜孜不倦的教誨，對我成長的關(guān)心和愛護(hù)。從這里走出，對我的人生來說，將是踏上一個新的征程，要把所學(xué)的知識應(yīng)用到實際工作中去。最后，我要感謝我的父母對我的關(guān)系和理解，如果沒有他們在我的學(xué)習(xí)生涯中的無私奉獻(xiàn)和默默支持，我將無法順利完成今天的學(xué)業(yè)。其次，我要感謝大學(xué)四年中所有的任課老師和輔導(dǎo)員在學(xué)習(xí)期間對我的嚴(yán)格要求，感謝他們對我學(xué)習(xí)上和生活上的幫助，使我了解了許多專業(yè)知識和為人的道理，能夠在今后的生活道路上有繼續(xù)奮斗的力量。從他身上，我學(xué)到了許多能受益終生的東西。首先，我要特別感謝我的知道郭謙功老師對我的悉心指導(dǎo)，在我的論文書寫及設(shè)計過程中給了我大量的幫助和指導(dǎo)，為我理清了設(shè)計思路和操作方法，并對我所做的課題提出了有效的改進(jìn)方案。這期間凝聚了很多人的心血，在此我表示由衷的感謝。本次畢業(yè)設(shè)計是對我大學(xué)四年學(xué)習(xí)下來最好的檢驗。首先非常感謝學(xué)校開設(shè)這個課題，為本人日后從事計算機方面的工作提供了經(jīng)驗，奠定了基礎(chǔ)。（保密論文在解密后遵守此規(guī)定）畢業(yè)設(shè)計（論文）使用授權(quán)聲明本人完全了解濱州學(xué)院關(guān)于收集、保存、使用畢業(yè)設(shè)計（論文）的規(guī)定。 對本文的研究做出重要貢獻(xiàn)的個人和集體均已在文中以明確方式標(biāo)明。論文密級：□公開 □保密（___年__月至__年__月）(保密的學(xué)位論文在解密后應(yīng)遵守此協(xié)議)作者簽名：_______________ 導(dǎo)師簽名：________________________年_____月_____日 _______年_____月_____日獨 創(chuàng) 聲 明本人鄭重聲明：所呈交的畢業(yè)設(shè)計(論文)，是本人在指導(dǎo)老師的指導(dǎo)下，獨立進(jìn)行研究工作所取得的成果，成果不存在知識產(chǎn)權(quán)爭議。本人完全意識到本聲明的法律結(jié)果由本人承擔(dān)。盡我所知，除文中已經(jīng)特別注明引用的內(nèi)容和致謝的地方外，本論文不包含任何其他個人或集體已經(jīng)發(fā)表或撰寫過的研究成果。最后再次向所有曾給予熱情支持和無私幫助的老師和同學(xué)表示最真誠的謝意。近四年的大學(xué)生活將要結(jié)束了，在學(xué)習(xí)和生活上，得益于許多同學(xué)的幫助和支持。本次畢業(yè)設(shè)計，我的設(shè)計能力、動手能力得到了很大的提高。致謝本次設(shè)計是在陸應(yīng)華老師的精心指導(dǎo)下完成的，在此表示忠心的感謝！再次感謝各位老師對我的精心栽培，感謝各位領(lǐng)導(dǎo)對我的熱心關(guān)懷和支持，感謝學(xué)校給我們提供的物資上的支持，讓我們能全身心的投入設(shè)計。本次畢業(yè)設(shè)計，我的設(shè)計能力、動手能力都得到了很大的提高。但由于實驗儀的標(biāo)準(zhǔn)輸入時鐘的頻率不是整數(shù)，其測量的結(jié)果稍有偏差。而其電路，可由自己設(shè)計基本模塊，然后再連接整個設(shè)計，這可以簡化電路，可以隨意更改電路。其測量精度也很高，主要是可任意設(shè)計微分電路、同步電路，使計數(shù)準(zhǔn)確，達(dá)到高精度。我所設(shè)計的等精度頻率計均能滿足要求，測量范圍可以很大，只要將輸入的閘門信號稍做改動，顯示時多用幾個數(shù)碼管。這就進(jìn)一步鞏固了以往所學(xué)知識。從中使我了解了VHDL電路設(shè)計語言的強大功能，其電路設(shè)計的簡化性、精確性和靈活性。頻率測試時序圖如下所示：脈寬測試時序圖如下所示： 總結(jié)通過這兩個月的畢業(yè)設(shè)計，使我不但掌握了更多理論知識，也進(jìn)一步提高了我的實際操作能力，使我在大學(xué)三年里學(xué)到的東西得到了充分的驗證、消化和掌握。結(jié)果驗證：由于實驗儀沒有標(biāo)準(zhǔn)的整時鐘輸入，對被測信號的實際測量結(jié)果稍微有一點誤差。）。b..從“MAX+plusⅡ”菜單下選擇“Programmer”在打開的對話框中單擊”configure”即可完成配置。因為MAX系列編程信息以EEPROM方式保存，F(xiàn)LEX系列編程信息采用SRAM方式保存，所以掉電后，MAX系列編程信息不會丟掉，而FLEX系列的配置信息會丟掉，需系統(tǒng)每次上電后重新配置。其中MAX系列為CPLD結(jié)構(gòu)，編程信息以EEPROM方式保存，故這類器件的下載稱為編程。（3）編譯之后可生成文件*.scf用于下載。（2）完成上述管腳鎖定之后，重新編譯使之生效，此時回到原來設(shè)計的文件中可看到輸入信號旁有其對應(yīng)的腳號。26為VCC，57為GND,80、7773為數(shù)碼管M1，881為數(shù)碼管M2，6為數(shù)碼管M3, 11110為數(shù)碼管M4，為增加顯示位數(shù)使用了動態(tài)掃描方式，將靜態(tài)顯示中的數(shù)碼管MMMM8的8個I/O口用于動態(tài)顯示數(shù)碼管的8個段，60、662分發(fā)光二極管L2，L3，L4。本設(shè)計可通過DXT系列EDA實驗儀中的ALTERA FLEX EPF10K10LC84—4來實現(xiàn)。特別是在原理圖輸入等方面，Maxplus2被公認(rèn)為是最易使用，人機界面最友善的PLD開發(fā)軟件，特別適合初學(xué)者使用。對于一般幾千門的電路設(shè)計，使用MAX+PLUSII，從設(shè)計輸入到器件編程完畢，用戶拿到設(shè)計好的邏輯電路，大約只需幾小時。設(shè)計者可以用自己熟悉的設(shè)計工具（如原理圖輸入或硬件描述語言）建立設(shè)計，MAX+PLUSII把這些設(shè)計轉(zhuǎn)自動換成最終所需的格式。上述所有的設(shè)計思路可將整個系統(tǒng)連接起來，如（附圖）等精度頻率計原理圖所示。end s_machine。 when a=0000 else 39。architecture s_machine of equo isbeginequalo=39。 equalo: out std_logic)。use 。以達(dá)到較精確的計數(shù)結(jié)果。當(dāng)輸入信號S全為1時，超量程標(biāo)志fxover輸出為1，即等精度頻率計處于超量程狀態(tài)。 else count=s。139。end cover。 fxover: in std_logic。use 。即超出了本計數(shù)器的的測量范圍。程序說明：輸入信號sin在時鐘clk的上升沿時輸入，這就保證了輸入和時鐘同步。end process。 then sout=sin。event and clk=39。end syncir。entity syncir isport(sin,clk: in std_logic。其程序如下：library ieee。要完成整個系統(tǒng)設(shè)計還需要設(shè)計幾個小模塊。等精度頻率計是對被測信號的頻率進(jìn)行測量?？刂破鞯腣HDL程序說明：此程序是個總的控制器，它用來實現(xiàn)整個系統(tǒng)的運轉(zhuǎn)，系統(tǒng)的啟停、狀態(tài)的確定和轉(zhuǎn)移。when others。when f100k_over|f10k_over|f1k_over, 39。with state selectfxover=39。039。139。when others。when start_f100k|f100k_t|f100k_over|f100k_low, 39。with state selectunitdot=39。039。139。when others。when start_f1k|f1k_t|f1k_over|f1k_low, 39。with state selecthundot=39。end process。 end case。then state=start_f1k。when f1k_low= if ldt=39。 then state=start_f10k。when f1k_over= if ldt=39。then state=start_f1k。 if ldt=39。then state=f1k_low。and t1some=39。 if this0=39。then state=f1k_over。when f1k_t= if tover=39。 end if。139。 end if。139。 end if。139。 end if。139。 end if。139。when start_f10k= state=f10k_t。then state=start_f10k。 when f100k_low= if ldt=39。then state=start_f100k。 when f100k_over= if ldt=39。then state=f100k_low。and t1some=39。 if this0=39。then state=start_f100k。 if ldt=39。then state=f100k_over。 when f100k_t= if tover=39。139。 elsif clk39。139。signal state:state_type。end control。 clear,fxover :out std_logic。 tover,this0,ldt,t1some:in std_logic。use 。其狀態(tài)轉(zhuǎn)移圖如下。只要將鎖存器中的輸出接到數(shù)碼管相應(yīng)的管腳上，計數(shù)的每一位都由數(shù)碼管顯示，然后小數(shù)點由二極管顯示，從而確定記錄結(jié)果。這樣就保證了有足夠的顯示時間。此脈沖的頻率為1S。鎖存器的程序說明：該鎖存器的鎖存時間由輸入ld控制，每當(dāng)ld發(fā)生一次脈沖跳變（上升沿），輸出端qnum變化一次。end process。 then qnum=d。event and ld=39。 then qnum=00000000000000000000000000000000。architecture s_haves of reg32 isbeginprocess(ld)beginif reset=39。 qnum