【正文】 S AJMP LED1 SIJIA2: CJNE A,2,SIJIA3 MOV 2DH,1 AJMP LED1 LEDCU: AJMP LCU SIJIA3: CJNE A,3,LEDCU MOV 2DH,10 LED1: MOV R6,2BH MOV R7,2CH A。74HC595 SETB RS1 CLR RS0 MOV A,7FH CJNE A,0,PINLU MOV 2AH,0 MOV 2BH,0 長春工程學院畢業(yè)設計（論文） 29 MOV 2CH,0 AJMP SIJIAN PINLU: CJNE A,1,ZOUQI MOV R2,71H MOV R3,72H MOV R6,0 MOV R7,2 ACALL MUL1 MOV 74H,R4 MOV 75H,R5 MOV 2AH,R3 MOV 2BH,R4 MOV 2CH,R5 MOV A,7EH CJNE A,2,LU_1 AJMP SIJIAN LU_1: CJNE A,1,LU_2 MOV R2,0 MOV R3,2AH MOV R4,74H MOV R5,75H MOV R6,0 MOV R7,10 ACALL DIV1 MOV 2AH,0 MOV 2BH,R2 MOV 2CH,R3 AJMP SIJIAN LU_2: MOV R2,74H MOV R3,75H MOV R6,0 MOV R7,10 ACALL MUL1 MOV 2AH,R3 MOV 2BH,R4 MOV 2CH,R5 AJMP SIJIAN ZOUQI: CJNE A,2,KONGBI MOV R2,0 。R1=ge wei ,shi wei RET 。 100ms MOV TL0,0B0H MOV TL1,0 MOV TH1,0 MOV IE,82H MOV SP,30H SETB TR0 SETB TR1 WWWO: ACALL XIANSI ACALL KEY MOV A,7FH CJNE A,5,WWWO AJMP MAIN MUL1: MOV A,R3 長春工程學院畢業(yè)設計（論文） 27 MOV B,R7 MUL AB MOV R4,B MOV R5,A MOV A,R3 MOV B,R6 MUL AB ADD A,R4 MOV R4,A CLR A ADDC A,B MOV R3,A MOV A,R2 MOV B,R7 MUL AB ADD A,R4 MOV R4,A MOV A,R3 ADDC A,B MOV R3,A CLR A RLC A XCH A,R2 MOV B,R6 MUL AB ADD A,R3 MOV R3,A MOV A,R2 ADDC A,B MOV R2,A RET DIV1: CLR C MOV A,R3 SUBB A,R7 MOV A,R2 SUBB A,R6 JC DIV2 SETB OV RET DIV2: MOV B,10H DIV3: CLR C MOV A,R5 RLC A MOV R5,A MOV A,R4 RLC A MOV R4,A MOV A,R3 RLC A MOV R3,A XCH A,R2 RLC A XCH A,R2 MOV F0,C CLR C SUBB A,R7 MOV R1,A MOV A,R2 長春工程學院畢業(yè)設計（論文） 28 SUBB A,R6 ANL C,/F0 JC DIV4 MOV R2,A MOV A,R1 MOV R3,A INC R5 DIV4: DJNZ B,DIV3 MOV A,R4 MOV R2,A MOV A,R5 MOV R3,A CLR OV RET BCDM1: CLR A MOV R3,A MOV R4,A MOV R5,A MOV R2,10H DM1: MOV A,R7 CLR C RLC A MOV R7,A MOV A,R6 RLC A MOV R6,A MOV A,R5 ADDC A,R5 DA A MOV R5,A MOV A,R4 ADDC A,R4 DA A MOV R4,A MOV A,R3 ADDC A,R3 DA A MOV R3,A DJNZ R2,DM1 RET BCDM: MOV B,100 。KEY 68 MOV 7DH,0 。ge ,shi MOV 73H,0 MOV 74H,0 MOV 75H,12 MOV 76H,34 MOV 77H,56 MOV 78H,78 MOV 79H,45 MOV 7AH,67 MOV 7BH,89 MOV 7FH,1 。wan ,sji wan MOV 71H,0 。 MOV 67H,0 。biao ji MOV 60H,0 。LED MOV 2DH,0 。LED MOV 2BH,0 。 MOV 67H,8 。 MOV 65H,6 。 MOV 63H,4 。LED MOV 61H,2 。 而且 ，我還要感謝大學四年所有幫助過我的老師、同 學和朋友，是你們讓我的大學生活充滿了生機和活力，給我留下了美好的回憶。導師不但在學習上給予我耐心細致的指導，在生活中也給了我莫大的關懷，這份師恩我將終身難忘。從論文的立題到實驗的設計以及論文的撰寫整個過程無不浸透著老師的心血。我要在這里對他們表示深深的謝意！ 本論文是在導師倪紅霞老師的悉心指導下完成的。在頻率測試中有一定的應用前景。 本次設計完成了基于單片機和復雜可編程邏輯器件（ CPLD）的等精度頻率計電路的設計，這次設計采用 CPLD 完成對標準頻率和待測頻率的計數(shù)，然后單片機 AT89C51 完成對計數(shù)結果的運算，并且把運算結果送出，用 LED 靜態(tài)顯示出來。這些頻率計在測量高頻信號時能夠達到足夠高的測量精度 ,但在測量低頻信號時 ,其測量結果的有效位數(shù)將會減少 ,精度也會降低 ,有時不得不進行周期測量 , 因為傳統(tǒng)的頻率計采用的是直接記數(shù)測頻法。對于頻率變化較小的被測信號 , 采用測頻或測周法的效果很滿意 , 但當被測信號頻率變化范圍較大時 , 比如 100Hz～ 100kHz, 采用上述方法就很難滿足在整個頻率變化范圍內都達到所要求的測量精度。對于這些以頻率為參數(shù)的被測信號 , 通常多采用的是測頻法或測周法。因而可以利用某種確定的函數(shù)關系把其他參數(shù)的精確讀轉換成頻率的測量。 長春工程學院畢業(yè)設計（論文） 22 6 結論 隨著現(xiàn)代技術的發(fā) 展，對于頻率的測量的準確度要求越來越高。然后由單片機發(fā)出允許測頻命令，即令 CL 為高電平，這時 D 觸發(fā)器要一直等到被測信號的上升沿通過 Q 端才被置 1，與此同時，計數(shù)器開始記數(shù)，進入圖 51 所示的記數(shù)允許周期。仿真波形圖如 51所示： 圖 51 頻率計測控時序 BCLK 為標準信號頻率， TCLK 為待測信號頻率， CL 為預置門控信號，由單片機發(fā)出，CLR 為清零信號。 長春工程學院畢業(yè)設計（論文） 20 圖 46 按鍵部分程序流程圖 長春工程學院畢業(yè)設計（論文） 21 5 電路系統(tǒng)調試 在電路設計中采用模塊設計法，各電路模塊進行單獨設計和調試，最后將各模塊組合后，進行整體調試。還有五個功能鍵，分別為測頻率、周期、脈寬、占空比、自較正。 長春工程學院畢業(yè)設計（論文） 19 圖 45 顯示部分程序流程圖 按鍵程序 設計 鍵盤設有三個時間值鍵，分別為 , 1s和 10s，來控制預置門的開關時間。 長春工程學院畢業(yè)設計（論文） 18 開 始給 個 存 儲 單 元 設初 值設 置 T o 、 T 1 置 初值開 中 斷設 置 堆 棧 指 針啟 動 T O 、 T 1調 顯 示調 按 鍵 圖 44 主程序流程圖 顯示程序 設計 為提高單片機的計算速度以及降低 數(shù)碼顯示器對主系統(tǒng)的干擾，采用串行靜態(tài)顯示方式，8 個 74HC59 8 個共陽 LED 數(shù)碼管構成顯示器。 主程序設計 系統(tǒng)初始化后，調顯示 ,調按鍵 ， 不斷掃描鍵盤子程序 ， 當代鍵按下時，程序跳轉到相應的子程序執(zhí)行其功能，然后返回 繼續(xù)執(zhí)行鍵盤掃描主程序。原來需要十幾塊芯片組成的頻率計，現(xiàn)在只用一塊芯片即可實現(xiàn)。因此，在我們的設計中最突出的地方是不用電路圖的形 式編寫頂層文件，而是用文本形式來編寫，即用 VHDL 語言來描述十幾塊芯片的連接，避免了系統(tǒng)在工作中出現(xiàn) “ 毛刺 ” 現(xiàn)象，使系統(tǒng)的穩(wěn)定度和可靠性均得到提高。常用的方法是將頂層文件編成電路圖的形式，進行綜合仿真。下面分步給出設計過程 ]5[ 。若按傳統(tǒng)的設計方法，完成這個頻率計需用上述的四種器件共計十幾塊芯片構成，不僅體積大，而且因外接引腳多，影響可 靠性。而利用 VHDL語言設計硬件電路時，就可以使設計者免除編寫邏輯表達式或真值表之煩惱，從而大大降低了設計的難度，也在很大程度上縮短了設計的周期。在傳統(tǒng)的設計方法中，往往要求設計者在設計電路之前，首先寫出該電路的邏輯表達式或真值表（或時序電路的狀態(tài)表）。從而可以在系統(tǒng)設計的早期發(fā)現(xiàn)設計中存在的具體問題，大大縮短系統(tǒng)設計的所需要的時間，節(jié)約大量的人力和物力，財力。所以利用 VHDL 語言設計數(shù)字系統(tǒng)時，可以從硬件電路的設計的需要出發(fā)，自行利用 PLD 設計自用的 ASIC 芯片，而無須受通用元器件的限制。 2) 系統(tǒng)可大量采用 PLD 芯片。 長春工程學院畢業(yè)設計（論文） 15 采用 VHDL 語言設計系統(tǒng)的特點 當電路系統(tǒng)采用 VHDL 語言設計其硬件時，與傳統(tǒng)的電路設計方法相比較，具有如下的特點： 1) 采用自上而下的設計思想。 支持大規(guī)模設計的分解和已有設計的再利用。 使用期長，不會因工藝變化而使描述過時。在 VHDL 語言中，設計的原始描述可以非常簡練，經(jīng)過層層加強后，最終可成為直接付諸生產(chǎn)的電路或版圖參數(shù)描述。設計者可以運用這種語言來描述自己的設計思想，然后利用電子設計自動化工具進行編譯，仿真，再自動綜合到門級電路，最后用 PLD實現(xiàn)其功能。于是，美國于 1981年提出了一種新的、標準化的 HDL，稱之為 VHSIC（ Very High Speed Integrated Circuit） Hardware Description Language，簡稱 VHDL。但這些硬件描述語言有很大的差異，各自只能在自己的特定設計環(huán)境中使用，這給設計者之間的相互交流帶來了很大的困難。采用傳統(tǒng)方法設計數(shù)字系統(tǒng)，特別是當電路系統(tǒng)非常復雜時，設計者必須具備較豐富的設計經(jīng)驗，而且繁雜多樣的原理圖的閱讀和修改也給設計者帶來了諸多的煩惱。 CONTRL 內部主要是一個受待測頻率同步的 D 觸發(fā)器 .在門控信 號 FTEST 為高電平時，將標準頻率 FS 輸出到 CLKFS端， FTEST 為低電平時， CLKFS 為 0， 測量原理波形圖如 圖 36 所示 。 長春工程學院畢業(yè)設計（論文） 12 12348765AOUIAINAIN+GNDVccBINBIN+BOUILM35SIC2IO6IO8IO9IO10IO11IO12IO4IO5IO15IO16IO17IO18IO20IO21IO22IO24IO25IO27IO28IO29IO30IO31IO33IO34IO35IO36IO37IO39IO40IO41IO44IO45IO46IO48IO49IO50IO51IO52IO54IO55IO56IO57IO58IO60IO61IO63IO64IO65IO67IO68IO69IO70IO73IO74IO75IO76I