【正文】 a Jos233。 Fari241。a Dolores Vald233。 特別感謝研究所實驗室老師和師兄、師姐為我論文的完成提供了許多幫助。從 論文選題、實驗仿真到最后論文的撰寫， 李 老師都做了悉心的指導(dǎo)，并提出了許多寶貴的建議。先生謙遜無私的高尚品質(zhì)、樸實真誠的做人原則和一絲不茍的敬業(yè)精神，對學(xué)生將永遠(yuǎn)的鞭策。若加入這些功能，單片機(jī)便不僅僅是控制顯示，而且對 FPGA 進(jìn)行輸入控制，控制 FPGA 去完成哪個測量。 此設(shè)計只能對 1Hz1MHz 的頻率進(jìn)行測量，而不能測量信號的占空比，脈寬，周期的測量。 在 Libero 集成開發(fā)環(huán)境中把一些芯片做成軟核 ，可以嵌哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計（論文） 35 入到 FPGA 中。原因出現(xiàn)在計數(shù)之后的數(shù)據(jù)處理部分，使用 VerilogHDL 編寫的除法器做除法運算時，只能得到商和余數(shù)，而不能得到二進(jìn)制表示的小數(shù)，因此 在后面的顯示時把余數(shù)給忽略了，所以 只能測出基礎(chǔ)頻率的整數(shù)倍。 在此次設(shè)計過程中由于經(jīng)驗不足，所以總體設(shè)計還有些瑕疵。方案一實現(xiàn)簡單，無需任何外部硬件電路，只需編寫程序下載到 EasyFPGA030 進(jìn)行顯示。 顯示電路： 方案一、通過用 VerilogHDL 語言直接編寫動態(tài)顯示程序來控制 LED 數(shù)碼管的顯示。 整形電路：試著通過用 VerilogHDL 語言來編寫過零比較器，直接用FPGA 來 做信號整形，但由于 FPGA 的 I/O 口輸入輸出的都是邏輯高低電平，而不能識別模擬輸入信號，因此 FPGA 在做信號整形時必須先通過A/D 轉(zhuǎn)換，因此增加了電路的復(fù)雜性 。 此除法器利用的是最基本的除法算法，即利用減法來做除法運算。因此每個模塊都需要通過時鐘來控制實現(xiàn)所要求的邏輯功能。 哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計（論文） 34 結(jié) 論 能夠?qū)崿F(xiàn)從 1Hz1KHz， 1KHz1MHz 的頻率測，基本完成課題要求 。起初利用一個施密特觸發(fā)器，通過示波器檢測，發(fā)現(xiàn)所得方波并不理想，通過連續(xù)使用三個 74LS14 上集成的施密特觸發(fā)器才得到較為理想的方波。 問題二、測量得出一個隨機(jī)數(shù)。 哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計（論文） 33 調(diào)試驗證過程中出現(xiàn)的問題和改進(jìn)方案： 問題一、連線沒有錯誤，但單片機(jī)上電時 LED 卻沒能正確顯示。 圖 51 實驗驗證 一 從圖 51 看出， 信號發(fā)生器發(fā)出信號的頻率是 ,測得的頻是6Hz。通過探針輸入到74LS14 的一個輸入端，經(jīng)過 74LS14 集成的三個施密特除法器，輸出到FPGA 的被測量信號端口。 調(diào)節(jié)信號發(fā)生器，發(fā)出三角波，峰峰值為 ，加上直流電平，使得信號大于 0V。 結(jié)果 證明此硬件電路板設(shè)計可靠。 在于 FPGA 進(jìn)行連接前，編寫簡單的顯示驗證程序?qū)懭雴纹瑱C(jī)， LED 燈正常顯示。利用 74LS14 進(jìn)行波的整形時優(yōu)點是免去了復(fù)雜的外部電路，使得總體電路變得清晰明了。 當(dāng)輸入的信號不是邏輯量而是模擬信號時，信號 通過施密特除法器進(jìn)行整形，既可變成方波，并且被整形的方波周期和占空比等都是不變的。 哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計（論文） 30 圖 46 顯示電路設(shè)計 在位選信號上， 利用三極管的放大功能對電流進(jìn)行放大， 使數(shù)碼管顯示更 亮，器電阻參數(shù)選擇和設(shè)計如圖 47 所示。 74LS244:利用其緩沖功能 對單片機(jī)輸出的段選信號電流進(jìn)行放大，使數(shù)碼管顯示更亮 。 上 電 復(fù) 位初 始 化動 態(tài) 顯 示中 斷 子 程 序外 部 中 斷是否 圖 45 動態(tài)顯示程序流程圖 單片機(jī)顯示硬件設(shè)計 AT89C51： ， ， ， 作為外部數(shù)據(jù)輸入端口， 作為外部中斷輸入端口。 單片機(jī)上電復(fù)位，初始化后進(jìn)入動態(tài)顯示程序模塊，并不斷的循環(huán)，單片機(jī)外部中斷 2 與 FPGA 模塊的 ready 端口用導(dǎo)線連接，當(dāng) FPGA 完成計數(shù)和除法運算時， ready 端口出現(xiàn)負(fù)脈沖的跳變，此時單片機(jī)響應(yīng)中斷請求，單片機(jī)進(jìn)入中斷服務(wù) 子程序，在中斷子程序中，單片機(jī)讀取 FPGA 模塊送了的數(shù)值，把這 11 位 2 進(jìn)制數(shù)轉(zhuǎn)換為 BCD 碼，并譯碼以便作為 LED的段 選信號。通過分時輪流控制各個數(shù)碼管的的 COM端，就使各個數(shù)碼管輪流受控顯示，這就是動態(tài)驅(qū)動 。 4 位八段數(shù)碼管如圖 44 所示 [13]。共陰數(shù)碼管在應(yīng)用時應(yīng)將公共極 COM 接到地線 GND 上，當(dāng)某一字段發(fā)光二極管的陽極為高電平時，相應(yīng)字段就點亮。當(dāng)某一字段的陰極為高電平時，相應(yīng)字段就不亮。共陽數(shù)碼管是指將所有發(fā)光二極管的陽極接到一起形成公共陽極 (COM)的數(shù)碼管。 VCC： +5V 電源 。 2G： 2Y12Y4 輸出控制，低電平有效，高電平高阻 。 1Y11Y4,2Y12Y4： 輸出端 。 （ 2） 74LS244 是八同相三態(tài)緩沖器 /線驅(qū)動器，其 s 器件對應(yīng)為74hc244,常用在單片機(jī) mcu 系統(tǒng)中，作為單片機(jī)的輸入輸出 數(shù) 據(jù)緩沖器，在選通時輸入數(shù)據(jù)送到總線上，在非選通時對總線呈高阻態(tài) ，其功能管腳如圖 43 所示 [12]。如采用外部時鐘源驅(qū)動器件， XTAL2 應(yīng)不接。該反向放大器可以配置為片內(nèi)振蕩器。 XTAL2：來自反向振蕩器的輸出。在 FLASH 編程期間，此引腳也用于施加 12V 編程電源（ VPP）。 EA/VPP：當(dāng) /EA 保持低電平時，則在此期間外部程序存儲器（ 0000HFFFFH），不管是否有內(nèi)部程序存儲器。在由外部程序存儲器取指期間，每個機(jī)器周期兩次 /PSEN 有效。如果微處理器在外部執(zhí)行狀態(tài) ALE 禁止，置位無效。此時， ALE 只有在執(zhí)哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計（論文） 27 行 MOVX， MOVC 指令是 ALE 才起作用。然而要注意的是：每當(dāng)用作外部數(shù)據(jù)存儲器時，將跳過一個 ALE 脈沖。在平時， ALE 端以不變的頻率周期輸出正脈沖信號，此頻率為振蕩器頻率的 1/6。 ALE/PROG：當(dāng)訪問外部存儲器時，地址鎖存允許的輸出電平用于鎖存地址的地位字節(jié)。 RST：復(fù)位輸入。作為輸入，由于外部下拉為低電平， P3 口將輸出電流（ ILL）這是由于上拉的緣故。 P3 口 ： P3 口管腳是 8 個帶內(nèi)部上拉電阻的雙向 I/O 口，可接收輸出 4 個 TTL 門電流。在給出地址 “1”時，它利用內(nèi)部上拉優(yōu)勢，當(dāng)對外部八位地址數(shù)據(jù)存儲器進(jìn)行讀寫時， P2 口輸出其特殊功能寄存器的內(nèi)容。這是由于內(nèi)部上拉的緣故。 P2 口 ： P2 口為一個內(nèi)部上拉電阻的 8 位雙向 I/O 口， P2 口緩沖器可接收，輸出 4 個 TTL 門電流，當(dāng) P2 口被寫 “1”時，其管腳被內(nèi)部上拉電阻拉高，且作為輸入。 P1 口管腳寫入 1 后，被內(nèi)部上拉為高，可用作輸入， P1 口被外部下拉為低電平時，將輸出電流，這是由于內(nèi)部上拉的緣故。在 FI哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計（論文） 26 ASH 編程時， P0 口作為原碼輸入口，當(dāng) FIASH 進(jìn)行校驗時， P0 輸出原碼，此時 P0 外部必須被拉高。當(dāng) P1 口的管腳第一次寫 1 時，被定義為高阻輸入。 GND：接地。由于將多功能 8 位 CPU 和閃爍存儲器組合在單個芯片中， ATMEL 的 AT89C51 是一種高效微控制器， 為很多嵌入式控制系統(tǒng)提供了一種靈活性高且價廉的方案 ，其 外形及引腳排列如圖 42 所示 。 單片機(jī)的可擦除只讀存儲器可以反復(fù)擦除 1000 次。 74LS14：利用其集成的施密特除法器進(jìn)行波的整形。 74LS244:利用其 緩沖功能 對單片機(jī)輸出的段選信號電流進(jìn)行放大，使數(shù)碼管顯示更亮。 AT89C51： ， ， ， 作 為外部數(shù)據(jù)輸入端口， 作為外部中斷輸入端口。 哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計（論文） 23 圖 319 整體仿真 哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計（論文） 24 第 4章 顯示 及信號 整形 設(shè)計 引言 本章主要介紹單片機(jī)與 FPGA 進(jìn)行通信，并且利用單片機(jī)對 FPGA 所測得頻率結(jié)果進(jìn)行顯示，并且介紹關(guān)于信號整形，以實現(xiàn)任意波形的頻率測量。 ready 信號有個負(fù)脈沖的跳變。 圖 319 整體設(shè)計連線 FPGA 部分整體設(shè)計 仿真結(jié)果如圖 319 所示。在把各個模塊仿真通過后，并下載到開發(fā)板上，利用開發(fā)板所帶的 LED 燈進(jìn)行了初步的測試，得到正確的結(jié)果，證明這個設(shè)計合理。 圖 317 通信信號轉(zhuǎn)換模塊 除法器各模塊連接詳 圖 把除法控制器模塊，除法運算器模塊，控制信號轉(zhuǎn)換模塊之間的端口通過圖形化設(shè)計的方式進(jìn)行連線，其連線 如圖 318 所示 。 被除數(shù)減去除數(shù)得到數(shù) R，在把數(shù) R 與除數(shù)比較，若 R 大于除數(shù)，則把數(shù) D 做加一運算， 再繼續(xù)用數(shù) R 減去除數(shù)， 這樣一直運算下去， 直到 數(shù) R 小于除數(shù)，所得的 D 便是商 ， R 則是余數(shù)。 end else ok=1。 D=D+139。amp。 哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計（論文） 21 BO=B。 end else if(load) begin D=0。 R=0。b0, BO}。 assign {carry, minus}={139。 wire [n1:0] minus, carry。 reg [n1:0] BO, D, R。 output [n1:0] D, R。 input load, run。 input clk, rest。與狀態(tài)機(jī)的 invalid 端口連接 ； ok：當(dāng)完成運算時，此端口輸出高電平； D， R：分別為求得的商和余數(shù)； 除法器數(shù)據(jù)通路源程序 [10]： module div_datapath(clk, rest, A, B, load, run, invalid, D, R,ok)。 end endmodule 除法器狀態(tài)機(jī)分為三個狀態(tài)：一、 STATE_INIT 為初始化狀態(tài)； 二、 STATE_RUN 開始運算狀態(tài)；三、 STATE_FINISH 運算完成 狀態(tài) ； 除法 運算器 當(dāng)除法運算器接到除法控制器發(fā)出裝載信號，除法運算器便開始取數(shù)，當(dāng)接到運算信號，除法運算器便開始運算，運算完成后發(fā)出一個 ok 信通知單片機(jī)運算完成可以開始顯示，其設(shè)計模塊 如圖 316 所示 。 endcase end always(posedge clk or negedge rest) begin if(!rest) current_state=STATE_INIT。 end default: next_state =339。 哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計（論文） 19 end STATE_FINISH: begin load=0。 next_state=STATE_FINISH。b1。 run=1。 else next_state=STATE_RUN。 run=0。 count=0。 reg load, run, err。 reg [2:0] current_state, next_state。 input clk, rest, start, invalid。 parameter STATE_FINISH = 339。 哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計（論文） 18 parameter STATE_RUN = 339。 parameter STATE_INIT = 339。 圖 314 除法控制器 rest：復(fù)位信號，負(fù)脈沖有效； clk：時鐘控制信號， 輸入的是 開發(fā)板上 48MHz 的時鐘頻率； start：開始信號， 高電平有效。 被除數(shù) A=00100000000=256，B=10000=16，求得 D=10000=16， R=0， ready 有個負(fù)脈沖的跳變（因為仿真顯示區(qū)域太小，后面的上升沿沒有顯示出來）。與計數(shù)器模塊的 ok 信號端相連，當(dāng)start 被置高時，除法器開始計數(shù)； A， B：分別為 被除數(shù)和 除數(shù)，分別與計數(shù) 器的 Nx和 Ns 相連； err：除法出錯信號端，當(dāng)被除數(shù)為零時， err 為高電平； ready：通信信號端，用于與單片機(jī)通信。 哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計（論文） 16 圖 312 計數(shù)器內(nèi)部模塊 連接細(xì)圖 除法器模塊 除法器是把計數(shù)被測信號所計得的 Nx 作為被除數(shù)和標(biāo)準(zhǔn)信號所計得的Ns 作為除數(shù)相除，除得一個商和余數(shù)，其 模塊設(shè)計 如圖 313 所示 。 圖 311 通信控制模塊 rest：復(fù)位信號，負(fù)脈沖有效； clkr：實際閘門信號輸入端 。與分頻模塊的輸出端 clk_s 相連，因此標(biāo)準(zhǔn)信號的頻率分別是 1Hz 和 1KHz，也就是兩個量程范圍 ，測量的量程范 圍是1Hz1KHz， 1KHz1MHz； 哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計（論文） 15 clkr：實際閘門信號。 圖 39 被測信號 計數(shù)器 rest：復(fù)位信號，負(fù)脈沖有效； clkx：被測信號輸入端； clkp： 預(yù)置閘門信號輸入