專用集成電路概念及設(shè)計流程-資料下載頁
2025-02-27 02:23本頁面
【正文】 …), 加工成本 Cp也會有所提高18在確定工藝下減小芯片面積的方法① 優(yōu)化的邏輯設(shè)計 用最少的邏輯部件完成最多的系統(tǒng)功能。本課程中介紹的乘法器、平方器的優(yōu)化設(shè)計就是一些典型實例。② 優(yōu)化的電路設(shè)計 用最少的器件實現(xiàn)特定的邏輯功能。本課程中介紹的用 CMOS傳輸門的方法實現(xiàn) D觸發(fā)器 , 較之傳統(tǒng)的用 “與非門 ”的方法就可大大減少器件數(shù)目。③ 優(yōu)化的器件設(shè)計 盡量減小器件版圖尺寸。器件結(jié)構(gòu)要合理 , 驅(qū)動能力不要有冗余。④ 優(yōu)化的版圖設(shè)計 盡量充分利用版芯面積 , 合理布局 , 減小連線長度 ,減少無用區(qū)等。 ?19封裝測試成本? 封裝測試成本：– DIP14 /顆– SOP14 /顆– SOT6 /顆封裝試樣費 1000元 /項目測試程序開發(fā)費 2023元 /項目20ASIC其他費用? 光罩（掩膜板）費用–3um工藝 /塊，一套板 910塊– 1萬元 /塊，一套板 1415塊? 最小流片量–3um 5寸線， 4 wafer/批， /wafer 流片最低價格 *4 = – 6寸線： 25 wafer/批， /wafer，流片最低價格 *25=9萬元21不同設(shè)計方法下成本的比對不同設(shè)計方法的概念小批量情況大批量情況22演講完畢，謝謝觀看！
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