【正文】 保連接的可靠性 。 4. 版圖設(shè)計注意事項（續(xù) 1） ? 輸入和輸出最好分別布置在芯片兩端 ， 例如讓信號從左邊輸入 ， 右邊輸出 ， 這樣可以減少輸出到輸入的電磁干擾 。 對于小信號高增益放大器 ， 這一點特別重要 ， 設(shè)計不當(dāng)會引起不希望的反饋 ， 造成電路自激 。 ? 金屬連線的寬度是版圖設(shè)計必須考慮的問題 。 鋁金屬線電流密度最大為 ， Metal Metal2厚 ,電流密度按， Metal3厚 ,按 。 當(dāng)金屬中流過的電流過大時 ， 在金屬較細的部位會引起 “電徙 ”效應(yīng)（ 金屬原子沿電流方向遷徙 ） ， 使金屬變窄直到截斷 。 因此， 流過大電流的金屬連線應(yīng)該根據(jù)需要設(shè)定寬度 。 ? 應(yīng)確保電路中各處電位相同 。 芯片內(nèi)部的電源線和地線應(yīng)全部連通 ， 對于襯底應(yīng)該保證良好的接地 。 4 . 版圖設(shè)計注意事項（續(xù) 2） ? 對高頻信號 ， 盡量減少寄生電容的干擾 ， 對直流信號 ， 盡量利用寄生電容來旁路掉直流信號中的交流成分從而穩(wěn)定直流 。 第一層金屬和第二層金屬之間 ， 第二層金屬和第三層金屬之間均會形成電容 。 ? 對于電路中較長的走線 ， 要考慮到電阻效應(yīng) 。 金屬 、 多晶硅分別有各自不同的方塊電阻值 ， 實際矩形結(jié)構(gòu)的電阻值只跟矩形的長寬比有關(guān) 。 金屬或多晶硅連線越長 ， 電阻值就越大 。 為防止寄生大電阻對電路性能的影響 ， 電路中盡量不走長線 。 4. 版圖設(shè)計注意事項（續(xù) 3） ? MOS管的尺寸 （ 柵長 、 柵寬 ） 是由電路模擬時候定下來的 ， 畫 MOS管時應(yīng)按照這些尺寸進行 。 但是當(dāng) MOS管的柵寬過大時 ， 為了減小柵電阻和柵電容對電路性能的影響 ， 我們需要減小每個 MOS管的柵寬 ， 為達到的所需的總柵寬可以采用并聯(lián)的方式 。 另外 ， 對于NMOS管 ， 我們應(yīng)當(dāng)充分保證其襯底接地 ， 而 PMOS管應(yīng)當(dāng)保證其襯底充分接高電平 ， 特別 MOS管流過大電流時 ， 應(yīng)該在管子周圍形成隔離環(huán)進行保護 。 ? 電阻可以用不同的材料形成 ， 可選擇性很大 ， 需要設(shè)計者進行選擇。 比如根據(jù)所需電阻值的大小 ， 阻值的精確度 ， 電阻的面積等來確定選用何種電阻 。 對于電阻寬度 ， 我們也需要考慮 ， 保證可以流過足夠大的電流 ， 防止電阻被燒壞 。 ? 可能整個電路的有效面積僅僅占整個芯片面積的很小一部分 ， 因此對于芯片中的空閑面積 ， 可以盡量設(shè)計成電容 ， 利用這些電容來旁路外界電源和地對電路性能的影響 。 4. 版圖設(shè)計注意事項（續(xù) 4） ? 力求層次化設(shè)計。即按功能將版圖劃分為若干子單元，每個子單元又可能包含若干子單元，從最小的子單元進行設(shè)計，這些子單元又被調(diào)用完成較大單元的設(shè)計，這種方法大大減少了設(shè)計和修改的工作量，且結(jié)構(gòu)嚴(yán)謹(jǐn)、層次清晰。 ? 圖形應(yīng)盡量簡捷，避免不必要的多邊形，對連接在一起的同一層應(yīng)盡量合并，這不僅可減小版圖的數(shù)據(jù)存儲量，而且使版圖一目了然。 ? 設(shè)計者在構(gòu)思版圖結(jié)構(gòu)時，除要考慮版圖所占的面積、輸入和輸出的合理分布、減小不必要的寄生效應(yīng)還應(yīng)力求版圖與電路原理框圖保持一致 (必要時修改框圖畫法 )，并力求版圖美觀大方 (利用適當(dāng)空間添加標(biāo)識符 )。 53 第 7章 版圖設(shè)計 工藝流程定義 版圖 幾何設(shè)計規(guī)則 圖元 電學(xué)設(shè)計規(guī)則 布線規(guī)則 版圖設(shè)計 版圖檢查 版圖數(shù)據(jù)提交 版圖驗證 1. 設(shè)計規(guī)則檢查 DRC 2. 電路提取 3. 電氣規(guī)則檢查 ERC 4. 版圖與電路圖對照 LVS 54 版圖數(shù)據(jù)提交 ? 經(jīng)過版圖檢查完全無錯 ? 將版圖數(shù)據(jù)轉(zhuǎn)換成 GDSII格式的碼流數(shù)據(jù) ? 按照 Foundry的要求或 MPW要求 ， 通過網(wǎng)絡(luò)傳送 GDSII文件 （ 一般為 FTP） 有關(guān) Cadence Tools的使用 ? Schematic可以進行層次化模塊設(shè)計 ， 整個電路圖分割成若干個子電路 ， 子電路下面又可分割成子電路 。 Layout也要進行層次化模塊化設(shè)計 。 Schematic的子電路可以進行 cellview的symbol提取 ， laytout不能進行 symbol的提取 ， 但是可以進行子模塊的調(diào)用 。 ? 版圖設(shè)計的基本步驟是畫電路圖 (schematic)， 畫版圖 (layout)，版圖設(shè)計規(guī)則檢查 (DRC:designrulechecking)， 版圖提取(extract)， 電路圖版圖對照 (LVS: layout via schematic)。 從版圖的每一小塊開始 ， 就要進行 DRC設(shè)計規(guī)則檢查 ， 這樣能及早發(fā)現(xiàn)錯誤并給以糾正 。 因為 Cadence不能夠在 LVS的 Error display時顯示 schematic子電路中的錯誤標(biāo)記 ， 所以從最基本的子電路開始 ， 就要進行 LVS檢查 。 有關(guān) Cadence Tools的使用 （ 續(xù)） ? 經(jīng)過一段時間的實際操作之后會發(fā)現(xiàn)，初次利用 Cadence畫版圖的時候， DRC相對困難，因為很多條的設(shè)計規(guī)則一下子很難記住。但當(dāng)逐步熟悉了 Cadence之后，就發(fā)現(xiàn)真正的難點在于 LVS， 因為電路規(guī)模龐大，電路結(jié)構(gòu)很復(fù)雜， Cadence檢查出的錯誤只能以網(wǎng)表的形式顯示于文件或以標(biāo)記標(biāo)于 extracted和 schematic圖中，但是 LVS的錯誤類型有幾種，包括網(wǎng)表 (s)錯誤，器件 (instance)錯誤，參數(shù) (parameter)錯誤，端點 (terminal)錯誤。 Cadence提取的時候會把某些使用者連接錯誤造成的網(wǎng)表錯誤歸為器件或參數(shù)錯誤。所以檢查錯誤的時候最好先檢查網(wǎng)表錯誤。LVS檢查之后， info中的 log(日志 )文件，錯誤網(wǎng)表，merge和錯誤顯示 Errordisplay是對使用者比較有用的。 本章習(xí)題 1. 說明版圖與電路圖的關(guān)系。 2. 說明設(shè)計規(guī)則與工藝制造的關(guān)系。 3. 選用以 λ為單位的設(shè)計規(guī)則有什么優(yōu)點？ 4. 設(shè)計規(guī)則主要包括哪幾種幾何關(guān)系？ 5. 版圖設(shè)計中整體布局有哪些注意事項？ 6. 版圖設(shè)計中元件布局布線方面有哪些注意事項？