a集成電路設(shè)計基礎(chǔ)-資料下載頁
2025-01-09 14:11本頁面
【正文】 Synopsys公司在 EDA業(yè)界以它的綜合工具而稱著。Synopsys提倡頂層設(shè)計。使用該公司的綜合工具，現(xiàn)今已有八成的 ASIC是由頂層設(shè)計的。它支持 VHDL全集，允許概念級驗證，可以自動生成特定工藝的門級網(wǎng)表。Synopsys公司 2022年合并了 Avant！公司之后，擁有了一系列深亞微米 ASIC設(shè)計的專業(yè)化工具，包括優(yōu)秀的模擬工具 Hspice，使得底層設(shè)計能力得到了提升。 2022/2/6 57 3） Mentor EDA軟件 具有 EDA全線產(chǎn)品，包括： ?設(shè)計圖輸入； ?數(shù)字電路設(shè)計工具； ?模擬電路分析工具； ?數(shù) /模混合電路分析工具； ?邏輯綜合工具； ?故障分析模擬工具； ?PCB設(shè)計； ?ASIC設(shè)計與校驗； ?自動測試矢量生成（ ATPG）； ?系統(tǒng)設(shè)計工具； ?數(shù)字信號處理（ DSP）工具； ?FPGA設(shè)計等。 2022/2/6 58 4） Zeni EDA軟件 九天（ Zeni）系統(tǒng)是熊貓（ Panda）系統(tǒng)的改進(jìn)版。 熊貓系統(tǒng)由我國在 80年代后期自主開發(fā)，面向全定制和半定制大規(guī)模集成電路設(shè)計的 EDA工具軟件，是具有可支持 10萬元件規(guī)模設(shè)計能力的大型集成電路計算機(jī)輔助設(shè)計系統(tǒng)。 九天（ Zeni）系統(tǒng)包含 3個子系統(tǒng)，覆蓋了集成電路設(shè)計的主要過程，包括： 基于語言的和基于圖形的設(shè)計輸入，各個級別的設(shè)計正確性的模擬驗證（ ZeniVDE）； 交互式的物理版圖設(shè)計（ ZeniPDT）； 版圖正確性驗以及 CAD數(shù)據(jù)庫 （ ZeniVERI）。 2022/2/6 59 EDA的四大要素 ? 系統(tǒng) ? 電路 ? 工具（語言） ? 版圖 2022/2/6 60 幾個關(guān)鍵環(huán)節(jié) ? 系統(tǒng)建模 ? 綜合 ? 驗證 ? 布圖布線 2022/2/6 61 IC設(shè)計的兩大方面 ? 前端設(shè)計 ? 后端設(shè)計 2022/2/6 62 九天系統(tǒng)綜述 九天系統(tǒng)是一套完整的超大規(guī)模集成電路計算機(jī)輔助設(shè)計系統(tǒng)。它采用了分布式的、高效的數(shù)據(jù)統(tǒng)一管理方式，具有美觀、方便的用戶界面。為用戶創(chuàng)造了一個開放的集成電路設(shè)計環(huán)境，支持基于 VHDL、EDIF、 GDSII、 CIF、 SPICE、 CDL等多種標(biāo)準(zhǔn)的或通用的設(shè)計數(shù)據(jù)交換格式，可以方便地與 Cadence、 ynopsys 、 Mentor等其它設(shè)計系統(tǒng)進(jìn)行設(shè)計轉(zhuǎn)換。 九天系統(tǒng)主要由三部分設(shè)計工具組成： ZeniVDE（ Zeni VHDL/Verilog Design Environment）； ZeniPDT（ Zeni Physical Design Tool）； ZeniVERI（ Zeni Verify）。這些工具覆蓋了從原理圖輸入到生成最終版圖的集成電路設(shè)計全過程 。 2022/2/6 63 工 藝 選 擇電 路 原 理 圖輸 入 與 仿 真（ Z e n i V D E ）版 圖 設(shè) 計（ Z e n i P D T ）設(shè) 計 驗 證（ Z e n i V E R I ）九天系統(tǒng)設(shè)計全定制 IC基本流程 九天系統(tǒng)設(shè)計全定制 IC基本流程 2022/2/6 64 1） ZeniVDE的設(shè)計流程 格 式 轉(zhuǎn) 換功 能 仿 真輸 出 波 形系 統(tǒng) 編 譯寫 出讀 入標(biāo) 準(zhǔn) 格 式 電 路 描 述 語 言（ 如 H S P I C E 、 V H D L 、 E D I F 等 ）各 種 圖 形 方式 的 設(shè) 計 輸 入 ZeniVDE設(shè)計流程圖 2022/2/6 65 寫 出讀 入建 庫個 人 化設(shè) 置設(shè) 置 環(huán) 境版 圖 數(shù) 據(jù) 庫層 次 化 編 輯版 圖 驗 證Z e n i V E R I標(biāo) 準(zhǔn) 格 式版 圖 數(shù) 據(jù)G D S 、 C I F 等 ZeniPDT設(shè)計流圖 2） ZeniPDT的設(shè)計流程 2022/2/6 66 3） ZeniVERI的設(shè)計流程 版 圖 數(shù) 據(jù)（ G D S I I 等 標(biāo) 準(zhǔn) 格 式 或 Z e n i 格 式 ） 電 路 網(wǎng) 表（ S p i c e 格 式 ） 驗 證 文 件（ D r a c u l a或 Z e n i 格 式 ）版 圖 驗 證網(wǎng) 表 格式 轉(zhuǎn) 換驗 證 報 告 Z e n i V E R I集 成 驗 證 環(huán) 境Z e n i P D T驗 證 結(jié) 束通 過有 錯 誤ZeniVER驗證流程圖 2022/2/6 67 受到 IC制造工藝極限條件和具體工藝要求的限制， IC版圖設(shè)計在移交制造廠家前必須進(jìn)行一系列的版圖驗證，以保確芯片的成品率。版圖數(shù)據(jù)基本驗證有： 設(shè)計規(guī)則檢查（ DRC） 電氣規(guī)則驗證（ ERC） 電路與版圖一致性驗證（ LVS） 集成電路版圖驗證簡介 2022/2/6 68 設(shè)計規(guī)則檢查（ DRC） 包括最小線寬、最小圖形間距、最小接觸孔尺寸、柵和源漏區(qū)的最小交疊等。 2022/2/6 69 電氣規(guī)則驗證（ ERC） 檢測有沒有電路意義的連接錯誤，如短路、開路、孤立布線、非法器件等，介于設(shè)計規(guī)則與行為級分析之間，不涉及電路行為。 2022/2/6 70 電路與版圖一致性驗證（ LVS） 從版圖提取出的電路網(wǎng)表與從原理圖得到的網(wǎng)表進(jìn)行比較，檢查兩者是否一致。主要用于保證進(jìn)行電路功能和性能驗證之前避免物理設(shè)計錯誤。
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