【正文】 截止，以保證輸入端為“ 0”電平。 正反饋對輸入電平有鎖存作用，保證 PZ節(jié)點(diǎn)在充電期能有“ 1”電平，不會(huì)漏掉。 在定值期， PZ放電到“ 0”時(shí)， Z達(dá)到 Vdd， P管截止，不影響定值。 多米諾邏輯 (Domino Logic)(續(xù) ) 如果時(shí)鐘周期足夠長，那么原來那個(gè)預(yù)充電 P管有可能可以省掉。 這時(shí)電路已變成偽 NMOS電路。 稱為動(dòng)態(tài)偽 NMOS電路 （ DynamicPseudoNMOS）。 多米諾邏輯 (Domino Logic)的發(fā)展 自從 Bell Labs于 1981年宣布 ， 他們用多米諾邏輯成功地設(shè)計(jì)了全32bit CMOS ?p——Bellmac32以來 ， 人們對 Domino電路抱有極大的興趣 ， 進(jìn)行了廣泛深入的研究 ， 充分證明了 Domino電路的優(yōu)點(diǎn) ，提出了各種各樣的改進(jìn)版本 ， 克服了 Domino電路的主要缺點(diǎn) ， 使得 Domino電路以最小的代價(jià) （ 芯片面積 ） 取得 NMOS電路的速度和CMOS電路的功耗 。 不過 ， Domino電路是有缺點(diǎn)的 。 除了上一節(jié)解決了的低頻時(shí)鐘困難外 ， 另一個(gè)大缺點(diǎn)是多了一個(gè)倒相器 。 它不僅增加了 MOS管的數(shù)目 ， 而且產(chǎn)生非量邏輯較為困難 。 這是因?yàn)?， 當(dāng)各路輸入信號(hào)同邏輯樹相匹配時(shí) ， 邏輯值為真 ， 只要定值期 ?=1到來 ， 0電平將被傳送到預(yù)充電節(jié)點(diǎn) PZ上 ， 產(chǎn)生非量邏輯值 。 可是 ， 經(jīng)過一個(gè)倒相器 ， 又變回到邏輯表達(dá)式的原量 。 故產(chǎn)生非量邏輯較為困難 。 多米諾邏輯 (Domino Logic)的發(fā)展 (續(xù) ) 特別是，產(chǎn)生異或更為困難。 這就意味著 ， 采用 Domino Logic來設(shè)計(jì)時(shí) ， 缺乏柔性 。 對給定的邏輯函數(shù)需要較多 的 MOS管 。 要想完全消除這 個(gè)缺點(diǎn) ， 唯一的辦法是不用 倒相器 。 多米諾邏輯 (Domino Logic)的發(fā)展 (續(xù) ) 但是，我們還必須達(dá)到前級(jí)封住后級(jí)這個(gè)目的。為此，人們想出了采用兩類動(dòng)態(tài)電路的辦法， N型 Domino和 P型 Domino交替級(jí)聯(lián)。 多米諾邏輯 (Domino Logic)的發(fā)展 (續(xù) ) ? ?=0， 第 1級(jí)與第 3級(jí)通過 P管充電 ， 節(jié)點(diǎn) Z1與 Z3都充到 Vdd。第 2級(jí)的 N管導(dǎo)通 ， 進(jìn)行預(yù)充 (放 )電 ， 把 Z2節(jié)點(diǎn)預(yù)放到 0。 Z1加在第 2級(jí)的 P管邏輯上 ， Z1=Vdd， 把 P管封住 。 Z2加在第 3級(jí)的 N管邏輯上 ， Z2=0， 將 N管封住 。 ? ?=1時(shí) ， 第 1級(jí)與第 3級(jí)進(jìn)入定值期 。 第 2與第 4級(jí)的 P管導(dǎo)通 ，也進(jìn)入定值期 。 然而 ， 只要第一級(jí)尚未完成定值 ， Z1還沒有從 Vdd→0， 第 2級(jí)的 P樹邏輯就不可能被釋放 ， 第 2級(jí)就不可能定值 。 只有當(dāng)?shù)?1級(jí)定值完畢 ， Z1→0， 第 2級(jí) P樹被釋放 ， 這時(shí) Vdd才通過 P樹向負(fù)載電容進(jìn)行有條件充電 ， 獲得定值 。 只要第 2級(jí)定值未完成 ， 第 3級(jí)就不可能被釋放定值 。只有當(dāng)?shù)?2級(jí)定值完成 ， Z2→1， 第 3級(jí)的 N樹才被釋放 ， 允許第 3級(jí)定值 。 只要定值時(shí)間足夠長，整個(gè) N， P交替邏輯樹序列將全部定值完畢，將邏輯信息傳送到輸出端。這種Domino電路的優(yōu)點(diǎn)是明顯的，它不需要倒相，可以較方便地設(shè)計(jì)非量邏輯，柔性較好。缺點(diǎn)也是明擺著的，由于采用了 P型邏輯樹，速度有所降低。 多米諾邏輯 (Domino Logic)的發(fā)展 (續(xù) ) N—P交替式多米諾邏輯為更加柔性地設(shè)計(jì)邏輯子系統(tǒng)提供了一個(gè)很通用的設(shè)計(jì)方法。 每一級(jí)多米諾邏輯上都可以輸出： ?凡是經(jīng)倒相器的，可以接到同類多米諾邏輯上。 ?凡是沒有倒相器的，則可以接到異類多米諾邏輯上。 N 型邏 輯樹 P 型邏 輯樹 Φ V dd Φ V dd P 樹 ( Φ ) P 樹 ( Φ ) N 樹 ( Φ ) N 樹 ( Φ ) 下一級(jí) N 樹 ( Φ ) 邏輯樹中的寄生現(xiàn)象 邏輯樹是實(shí)現(xiàn)給定布爾表達(dá)式的一組傳輸門 。 在分析它的邏輯功能時(shí) ， 總是先忽略各種寄生現(xiàn)象 。 然后 ， 再考慮各種寄生現(xiàn)象的影響 。 寄生現(xiàn)象主要是體效應(yīng)和寄生電容的影響 。 當(dāng)然 ， 這些寄生現(xiàn)象并不是多米諾邏輯所特有的 ， 其它動(dòng)態(tài)電路 ， 甚至靜態(tài)電路也有 。 然而 ， 其它電路還有更重要的問題需要解決 ， 相對來說 ， 寄生現(xiàn)象就次要一點(diǎn) 。 但對多米諾邏輯而言 ， 主要問題已逐一解決 ， 因而寄生現(xiàn)象的影響開始突出 。 邏輯樹中的寄生現(xiàn)象 (續(xù) ) ? 是 Spice模型參數(shù) ， 與器件類型 、 工藝有關(guān) 。 ? 2?m NMOS工藝，增強(qiáng)型 MOS管， ?= ? 耗盡型 MOS管， ?= ? 零門限 MOS管， ? = ? ? 2?m CMOS， NWell工藝， N管 ? = ? P管 ? = ? ? ? 1 / 2T T 0 sbV V V??? 2ox sioxt qN?????? ????體效應(yīng) ：由于源極沒有接地，與襯底之間有電位差引起 造成了 MOS器件的門限電壓 VT變化 體效應(yīng)影響的大小與電路構(gòu)造和運(yùn)行狀態(tài)有關(guān)。 邏輯樹中的寄生現(xiàn)象 (續(xù) ) 以靜態(tài)與非門為例 4個(gè) N管串聯(lián)， B， C， D三個(gè)管子都有可能存在體效應(yīng)。 4個(gè) P管并聯(lián)，源極接 Vdd，與襯底（或阱）同電位。沒有體效應(yīng)。 體效應(yīng)作用取決于寄生電容 C1， C2， C3。 若漏電時(shí)間常數(shù)相對于門的運(yùn)行速度可忽略，則寄生電容上沒有電荷積累， N管源極電位實(shí)際上等于地，不需考慮體效應(yīng)； 若漏電時(shí)間常數(shù)可以同器件開關(guān)速度相比較時(shí)，寄生電容上將會(huì)保留電荷，產(chǎn)生電位差，就必須仔細(xì)考慮體效應(yīng)。 邏輯樹中的寄生現(xiàn)象 (續(xù) ) 假定 N側(cè)的管子 A， B， C， D最初是截止的。當(dāng) D管突然導(dǎo)通時(shí)，寄生電容 C1將充電，充到 VddVTn。 然后， D管又截止，這時(shí) C1上已保存著電壓 VddVTn。 D管的源極電位不等于襯底（或阱）的電位，有體效應(yīng)，門限電壓 VTD升高，若再要導(dǎo)通，動(dòng)作將緩慢。 假定緊接著將 A， B， C， D一起加上激勵(lì)。 A， B， C三管是可以導(dǎo)通的，而 D管是不通的，或者導(dǎo)通很差。隨著 A， B， C管的導(dǎo)通， C1上的電荷放掉，使得節(jié)點(diǎn) C1的電位降低， D管的體效應(yīng)減輕， D的導(dǎo)通能力就逐步增加，最后， A， B， C， D全導(dǎo)通。 邏輯樹中的寄生現(xiàn)象 (續(xù) ) 由此可見 ， 由于寄生電容和體效應(yīng)的作用 ， D管的動(dòng)作要比瞬態(tài)計(jì)算結(jié)果慢很多 。 為了減少這些寄生效應(yīng) ， 應(yīng)該考慮到： 1） 在邏輯樹內(nèi)的 “ 內(nèi)部 ” 節(jié)點(diǎn)電容應(yīng)盡量小 。 2） NOR結(jié)構(gòu)比 NAND結(jié)構(gòu)好 。 3）將加到邏輯樹的各輸入信號(hào)在時(shí)序上排隊(duì)： 把最遲到達(dá)的信號(hào)安置在靠近輸出的地方； 把先到的信號(hào)安置在靠近地的地方。 這樣，先到達(dá)的一些輸入信號(hào)將能釋放“內(nèi)部”節(jié)點(diǎn)上存儲(chǔ)的電荷，使得晚到的信號(hào)仍能及時(shí)打開開關(guān)，把體效應(yīng)降到最低限度。 4）如果為了減少硅片面積而不得不采用擴(kuò)散層到地，那么應(yīng)當(dāng)只使用于該門的輸出端上，盡量不用于內(nèi)部節(jié)點(diǎn)連接。內(nèi)部節(jié)點(diǎn)的連接應(yīng)當(dāng)用金屬線或多晶硅線，因?yàn)樗膶Φ仉娙菪?。而且與晶體管連在一起的擴(kuò)散引線應(yīng)盡量短。 邏輯樹中的寄生現(xiàn)象 (續(xù) ) 漏極電容 ：影響 CMOS電路速度 CMOS電路對直流而言， P管與 N管是串聯(lián)的，但對信號(hào)而言，P管與 N管是并聯(lián)的。 兩個(gè)管子的漏極結(jié)電容將與下一級(jí)的柵極電容（或輸入電容）和一些連線電容組成了本級(jí)的負(fù)載電容 CL。 實(shí)際上，在 NOR和 NAND門電路中， P側(cè)或 N側(cè)有多個(gè)管子并聯(lián)，存在很多漏極電容，對 CL作出貢獻(xiàn)。 輸出端 VO被連接到一個(gè) P管漏極和二個(gè) N管漏極，即有三個(gè)漏極電容對 CL有貢獻(xiàn)。但實(shí)際上，它還與具體的版圖設(shè)計(jì)有關(guān)。 邏輯樹中的寄生現(xiàn)象 (續(xù) ) P側(cè)是兩管串聯(lián)，故只有一個(gè)漏極有貢獻(xiàn)。 N側(cè)的兩個(gè)管子是由一條金屬線并聯(lián)連接的，因而這兩個(gè) N管的漏極結(jié)電容并聯(lián)地對輸出 CL有貢獻(xiàn)。 邏輯樹中的寄生現(xiàn)象 (續(xù) ) N側(cè)的兩個(gè) N管共享一個(gè)漏極 . 只有二個(gè)漏極對 CL有貢獻(xiàn)：一個(gè)在 P側(cè)，另一個(gè)在 N側(cè)。明顯地減小了輸出電容。 由此可見，版圖設(shè)計(jì)方面是有潛力的，只要設(shè)計(jì)得當(dāng)，可以減小輸出電容，提高電路速度。 邏輯樹中的寄生現(xiàn)象 (續(xù) ) ? ?F A B C D? ? ?例 3個(gè)漏極電容影響 CL 2個(gè)漏極電容影響 CL 邏輯樹中的寄生現(xiàn)象 (續(xù) ) ? ?F A B C D? ? ?例 5個(gè)漏極電容影響 CL 4個(gè)漏極電容影響 CL 邏輯樹中的寄生現(xiàn)象 (續(xù) ) 電荷再分配現(xiàn)象 輸出電容電荷向?qū)ü芰硪粋?cè)結(jié)點(diǎn)電容轉(zhuǎn)移，影響輸出電平。 C2MOS反相器電路 ??1，倒相器不工作。 輸出電平不會(huì)發(fā)生變化 若 Vi=Vdd， N管導(dǎo)通， CL向 Ca轉(zhuǎn)移電荷。 若 Vi=0， P管導(dǎo)通， CL向 Cb轉(zhuǎn)移電荷。 OOOO39。11/LLaaLCVVCCVVCC????? 邏輯樹中的寄生現(xiàn)象 (續(xù) ) 為了克服電荷共享 、 電荷再分配等寄生現(xiàn)象： 1） 仔細(xì)安排邏輯樹 ， 使這種效應(yīng)降到最小 。 2） 仔細(xì)設(shè)計(jì)版圖 ， 使這種效應(yīng)降到最小 。 3） 要確保 CL/Ca電容比達(dá)到 10:1。 這樣 ， 電平變化小于 10%。 4） 如果邏輯樹很大 ， “ 內(nèi)部 ” 節(jié)點(diǎn)電容很多 ， 都要共享電荷的話 ， 那么就必須人為地增加輸出電容 CL。 5） 必要時(shí) ， 在邏輯樹內(nèi)可以補(bǔ)充充電 。 如果補(bǔ)償量不大 ， 可以用自舉法 。 邏輯樹中的寄生現(xiàn)象 (續(xù) ) 把輸出高電平鎖存起來，然而反饋管的驅(qū)動(dòng)能力有限，在電路快速工作時(shí)不能保證電荷共享節(jié)點(diǎn)獲得足夠的電 , 使得電路工作不穩(wěn)定，從而降低了電路工作速度。 邏輯樹中的寄生現(xiàn)象 (續(xù) ) 另一個(gè)辦法是將內(nèi)部節(jié)點(diǎn)全部預(yù)充電。如圖所示。這樣，電荷共享問題就根本不存在了，電路速度可以很快。日立公司就用這個(gè)電路設(shè)計(jì) 32bit ?p的 ALU。用 ? CMOS工藝，延遲小于。 多輸出多米諾邏輯 這是一種新的動(dòng)態(tài) CMOS邏輯電路 ， 稱為 Multipleoutput Domino Logic（ MODL） 。 在這種邏輯電路中 ， 單個(gè)電路可以產(chǎn)生多種邏輯函數(shù) ， 因而器件總數(shù)可以節(jié)省 2倍以上 ， 它取決于電路中遞歸的次數(shù) 。 它比常規(guī)的 Domino電路更加穩(wěn)定 。Bell Labs已經(jīng)把這種電路用于新一代高性能的 32bit的 CMOS ?p。 多輸出多米諾邏輯 (續(xù) ) 設(shè)計(jì)復(fù)雜的組合邏輯時(shí)，往往需要同時(shí)提供多種邏輯函數(shù) G1=F1(X) G2=F1(X)F2(X) G3=F1(X)F2(X)F3(X) 等等一系列遞歸式的邏輯表達(dá)式。 如 采用靜態(tài)邏輯 : 若改為動(dòng)態(tài)電路，困難就很多。只能分立地提供多種邏輯函數(shù)。 多輸出多米諾邏輯 (續(xù) ) 用常規(guī)的 Domino動(dòng)態(tài)邏輯來分別實(shí)現(xiàn)的兩個(gè)邏輯函數(shù)。 很明顯，這兩個(gè) Domino內(nèi)部的邏輯樹是重復(fù)的，其中一個(gè)是另一個(gè)的子函數(shù)。應(yīng)設(shè)法合并為一個(gè) Domino電路。 多輸出多米諾邏輯 (續(xù) ) 隨著邏輯樹的構(gòu)造日益復(fù)雜，內(nèi)部節(jié)點(diǎn)越來越多。 電荷共享、再分配問題日趨嚴(yán)重，也需要采用上節(jié)介紹的那種補(bǔ)充預(yù)充電的方法，將子函數(shù)也預(yù)充電。 多輸出多米諾邏輯 (續(xù) ) 若再補(bǔ)充一個(gè)倒相器，我們又可以獲得一個(gè)輸出。 象靜態(tài)邏輯一樣，用“抽頭”的辦法，提供多種輸出函數(shù)，消除了邏輯冗余度。 由于有了補(bǔ)充預(yù)充電，電荷共享問題遠(yuǎn)比標(biāo)準(zhǔn)的 Domino電路少，因而電路的穩(wěn)定性良好。 第十章 基本數(shù)字集成電路設(shè)計(jì) (補(bǔ)充 ) 時(shí)序邏輯電路設(shè)計(jì) 時(shí)序邏輯電路設(shè)計(jì) ?時(shí)序邏輯與組合邏輯 ？ ?前面討論過的許許多多電路都是實(shí)現(xiàn)組合邏輯的 。 ?在 組合邏輯中 ， 輸出僅僅是當(dāng)前各輸入的函數(shù) 。 對一個(gè)大型數(shù)字系統(tǒng)來講 ， 組合邏輯是必要的 ， 它負(fù)責(zé)數(shù)據(jù)加工 。 ?一個(gè)復(fù)雜的數(shù)據(jù)處理需要一系列操作 ， 而每一步操作的內(nèi)容和要求往往需要根據(jù)以前各個(gè)操作的結(jié)果 。 顯然 ， 對于一個(gè)時(shí)序的數(shù)字處理系統(tǒng) ， 其輸出是與輸入的歷史有關(guān)的 。 ?時(shí)序邏輯中需要對信號(hào)的存儲(chǔ)和反饋 。 記憶元件